[发明专利]一种PRACH基带信号的DFT实现系统及实现方法

摘要

本发明公开了一种PRACH基带信号的DFT实现结构及实现方法，该结构为现场可编程门阵列FPGA结构，包括ROM1、ROM2和ROM3，相位一索引号计算模块、相位二索引号计算模块、加法器一、求模模块和乘法器，ROM1的输出端分别与相位一索引号计算模块和ROM3的输入端连接，加法器一的输入为相位一索引号计算模块和相位二索引号计算模块的输出，加法器一的输出端与求模模块的输入端连接，求模模块的输出端与ROM2的输入端连接，乘法器的输入为ROM2和ROM3的输出；ROM1、ROM2和ROM3分别用于存储1/umodNZC、和Xu(0)的值，相位一索引号计算模块和相位二索引号计算模块分别用于计算z(k)和序列的相位索引号。本发明充分利用ZC序列的特殊性，简化了信号生成过程中DFT的计算，进而简化整个信号生成过程。

主权项

1.一种PRACH基带信号的离散傅里叶变换DFT实现结构，该结构为现场可编程门阵列FPGA结构，其特征在于，包括只读存储器ROM1、ROM2和ROM3，相位一索引号计算模块、相位二索引号计算模块、加法器一、求模模块和乘法器，ROM1的输出端分别与相位一索引号计算模块和ROM3的输入端连接，加法器一的输入为相位一索引号计算模块和相位二索引号计算模块的输出，加法器一的输出端与求模模块的输入端连接，求模模块的输出端与ROM2的输入端连接，乘法器的输入为ROM2和ROM3的输出；只读存储器ROM1、ROM2和ROM3的输入均为读地址；ROM1用于存储1/umodN_ZC的值，ROM2用于存储的值，ROM3用于存储X_u(0)的值，其中，u为ROM1的输入，N_ZC为ZC序列的长度，u＝1,2,3,...,N_ZC‑1，m＝0,1,2,...,N_ZC‑1；相位一索引号计算模块用于计算z(k)序列的相位索引号；相位二索引号计算模块的输入为计算前导时的时域偏移量C_v，用于计算序列的相位索引号，其中，相位索引号是指公式中的θ，k＝0,1,2,...,N_ZC‑1；求模模块用于对N_ZC求模。