[发明专利]矩阵求和结构及神经网络计算平台在审
| 申请号： | 201810830257.8 | 申请日： | 2018-07-25 |
| 公开（公告）号： | CN110765413A | 公开（公告）日： | 2020-02-07 |
| 发明（设计）人： | 王俊斌;方绍峡;于谦;隋凌志;单羿 | 申请（专利权）人： | 赛灵思公司 |
| 主分类号： | G06F17/16 | 分类号： | G06F17/16;G06N3/04 |
| 代理公司： | 11452 北京展翼知识产权代理事务所(特殊普通合伙) | 代理人： | 张阳 |
| 地址： | 美国加利福尼亚*** | 国省代码： | 美国;US |
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| 摘要： | 公开了一种矩阵求和结构及神经网络计算平台。该矩阵求和结构包括：多个乘法器，所述乘法器的第一和第二输入端接收相乘矩阵的对应元素；多个一级加法器，每个一级加法器具有N个乘法器的输出作为输入，其中，N是大于等于2的整数；多个二级加法器，每个二级加法器具有多个一级加法器的输出作为输入；以及一个三级加法器，所述三级加法器具有所述多个二级加法器的输出作为输入，其中，每个所述加法器具有与其输出相连的累加器，以基于矩阵乘的并行度输出相应级别加法器的输出结果。上述结构尤其适于在并行卷积运算架构中使用，该架构的计算并行度可以在乘法结果的不同层进行动态取结果，由此满足不同矩阵运算的不同最优结果的设计需求。 | ||
| 搜索关键词： | 加法器 矩阵 输出 乘法器 求和 神经网络计算 计算并行度 相乘 并行卷积 乘法结果 矩阵运算 输出结果 运算架构 最优结果 并行度 累加器 输入端 加法 架构 | ||
【主权项】：
1.一种矩阵求和结构，包括：/n多个乘法器，所述乘法器的第一和第二输入端接收相乘矩阵的对应元素；/n多个一级加法器，每个一级加法器具有N个乘法器的输出作为输入，其中，N是大于等于2的整数；/n多个二级加法器，每个二级加法器具有多个一级加法器的输出作为输入；以及/n一个三级加法器，所述三级加法器具有所述多个二级加法器的输出作为输入，/n其中，每个所述加法器具有与其输出相连的累加器，以基于矩阵乘的并行度输出相应级别加法器的输出结果。/n
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