[发明专利]基准电压源电路

摘要

本发明公开了一种基准电压源电路，其特征在于：由五个PMOS晶体管，十个NMOS晶体管组成，输出参考电压VREF＝VRMOS+VDSMN3+VDSMN5+VGSMN7，VRMOS为NMOS晶体管MN10漏极与源极间的电压，VDSMN5为NMOS晶体管MN5漏极与源极间的电压，VGSMN7为NMOS晶体管MN7栅极与源极间的电压，VDSMN3为NMOS晶体管MN3漏极与源极间的电压。本发明能够减小电路的芯片面积，且功耗小。

主权项

1.一种基准电压源电路，其特征在于：由五个PMOS晶体管，十个NMOS晶体管组成；第一PMOS晶体管～第五PMOS晶体管的源极与电源电压端VDD相连接；第一PMOS晶体管的栅极与第二PMOS晶体管的栅极和漏极、第三PMOS晶体管的栅极、第四PMOS晶体管的栅极和第五PMOS晶体管的栅极相连接，其连接的节点记为PBIAS；第一PMOS晶体管的漏极与第一NMOS晶体管的漏极和栅极、第二NMOS晶体管的栅极相连接；第八NMOS晶体管的漏极与所述节点PBIAS相连接，第八NMOS晶体管的栅极与第九NMOS晶体管的漏极连接电源电压端VDD；第八NMOS晶体管MN8的源极与第二NMOS晶体管MN2的漏极、第九NMOS晶体管的栅极相连接；第三PMOS晶体管的漏极与第四NMOS晶体管的漏极和栅极、第三NMOS晶体管的栅极相连接，第三NMOS晶体管的源极与第九NMOS晶体管的源极、第二NMOS晶体管的源极、第十NMOS晶体管的漏极相连接，第一NMOS晶体管的源极和第十NMOS晶体管的源极接地；第五PMOS晶体管的漏极与第七NMOS晶体管的栅极和漏极、第十NMOS晶体管的栅极相连接，且其连接的节点作为电路的输出参考电压端VREF；第四PMOS晶体管的漏极与第六NMOS晶体管的栅极和漏极、第五NMOS晶体管的栅极相连接，第六NMOS晶体管的源极与第五NMOS晶体管的漏极、第七NMOS晶体管的源极相连接，第四NMOS晶体管的源极与第三NMOS晶体管的漏极、第五NMOS晶体管的源极相连接。