[发明专利]基片处理方法、计算机存储介质和基片处理系统在审
申请号: | 201810877240.8 | 申请日: | 2018-08-03 |
公开(公告)号: | CN109390219A | 公开(公告)日: | 2019-02-26 |
发明(设计)人: | 小林真二 | 申请(专利权)人: | 东京毅力科创株式会社 |
主分类号: | H01L21/027 | 分类号: | H01L21/027;H01L21/3065 |
代理公司: | 北京尚诚知识产权代理有限公司 11322 | 代理人: | 龙淳;徐飞跃 |
地址: | 日本*** | 国省代码: | 日本;JP |
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摘要: | 本发明提供一种在该基片上层叠地形成多个图案的基片处理方法、计算机存储介质和基片处理系统。对于层叠在基片上的两层以上的图案的相关性,基于上层图案的EPE、下层图案的EPE和两层图案的套刻精度,来计算作为该两层图案间的错位量的IPFE。在计算出的IPFE超过规定的阈值(IPFE预测值)的情况下,修正规定处理中的处理条件,使得该IPFE小于规定的阈值。由此,在基片上层叠地形成多个图案时,能够使该多个图案适当化。 | ||
搜索关键词: | 图案 两层 计算机存储介质 基片处理系统 基片处理 上层 错位量 套刻 下层 修正 预测 | ||
【主权项】:
1.一种基片处理方法,其对基片进行多个规定处理,在该基片上层叠地形成多个图案,所述基片处理方法的特征在于,包括:计算步骤,基于层叠在基片上的两层图案中的上层图案的端部位置误差、下层图案的端部位置误差和该两层图案的套刻精度,计算作为该两层图案间的错位量的图案间错位量;和修正步骤,在所述图案间错位量超过规定的阈值的情况下,修正所述规定处理中的处理条件,使得该图案间错位量低于规定的阈值。
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H01 基本电气元件
H01L 半导体器件;其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置;专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理;集成电路器件或其特殊部件的制造
H01L 半导体器件;其他类目中不包括的电固体器件
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