[发明专利]具有次正规支持的浮点加法器电路在审
| 申请号： | 201810923369.8 | 申请日： | 2018-08-14 |
| 公开（公告）号： | CN109508173A | 公开（公告）日： | 2019-03-22 |
| 发明（设计）人： | M·朗哈默尔;B·帕斯卡 | 申请（专利权）人： | 英特尔公司 |
| 主分类号： | G06F7/485 | 分类号： | G06F7/485 |
| 代理公司： | 永新专利商标代理有限公司 72002 | 代理人： | 林金朝;王英 |
| 地址： | 美国加*** | 国省代码： | 美国;US |
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| 摘要： | 一种集成电路可以包括浮点加法器。所述加法器可以使用具有近路径和远路径的双路径加法器架构来实施。所述近路径可以包括前导零预测器(LZA)、用于将指数值与LZA计数进行比较的比较电路、以及用于处理次正规数的相关联电路。所述远路径可以包括用于计算所接收的指数值与最小指数值之间的差的减法电路、用于并行地将远较大尾数值和远较小尾数值移位的至少两个移位器、以及用于处理次正规数的相关联电路。所述加法器可以被动态配置为支持在输入和输出处处理FP16的第一模式、处理经修改的FP16’输入的第二模式、以及在输入和输出处处理FP16’的第三模式。 | ||
| 搜索关键词： | 加法器 尾数 浮点加法器 输出处 小指 被动态配置 前导 减法电路 双路径 移位器 预测器 移位 集成电路 并行 电路 架构 | ||
【主权项】：
1.一种集成电路，包括：浮点加法器电路，其接收第一浮点数和第二浮点数并且输出对应的第三浮点数，其中：所述第一浮点数和所述第二浮点数具有第一格式，并且所述第三浮点数具有不同于所述第一格式的第二格式；所述第一浮点数和所述第二浮点数具有第一动态范围，并且所述第三浮点数具有小于所述第一动态范围的第二动态范围；并且所述第一浮点数和所述第二浮点数的正规范围结果被转换到所述第三浮点数的次正规范围。
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