[发明专利]将ONO集成到逻辑CMOS流程中的方法在审
| 申请号： | 201810961862.9 | 申请日： | 2013-03-13 |
| 公开（公告）号： | CN108899273A | 公开（公告）日： | 2018-11-27 |
| 发明（设计）人： | 克里希纳斯瓦米·库马尔;波·金;斐德列克·杰能 | 申请（专利权）人： | 赛普拉斯半导体公司 |
| 主分类号： | H01L21/28 | 分类号： | H01L21/28;H01L27/11573;H01L27/11582;H01L29/51;H01L29/66;H01L29/792 |
| 代理公司： | 北京安信方达知识产权代理有限公司 11262 | 代理人： | 杨明钊;张瑞 |
| 地址： | 美国加利*** | 国省代码： | 美国;US |
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| 摘要： | 本申请涉及将ONO集成到逻辑CMOS流程中的方法。描述了将非易失性存储设备集成到逻辑MOS流程中的方法的实施例。一般而言，方法包括：在衬底的第一区之上形成MOS设备的衬垫介电层；由覆盖衬底的第二区之上的表面的半导体材料的薄膜形成存储设备的沟道，沟道连接存储设备的源极和漏极；在第二区之上形成覆盖沟道的图案化的介质堆栈，图案化的介质堆栈包括隧道层、电荷俘获层、和牺牲顶层；同时从衬底的第二区中移除牺牲顶层并从衬底的第一区中移除衬垫介电层；并且同时在衬底的第一区之上形成栅极介电层和在电荷俘获层之上形成阻挡介电层。 | ||
| 搜索关键词： | 衬底 第一区 衬垫介电层 电荷俘获层 存储设备 介质堆栈 图案化 顶层 沟道 移除 非易失性存储设备 半导体材料 栅极介电层 阻挡介电层 薄膜形成 沟道连接 隧道层 覆盖 漏极 源极 申请 | ||
【主权项】：
1.一种方法，包括：形成穿过介电层和牺牲层的开口，所述牺牲层布置在衬底的表面和所述介电层之间；移除所述牺牲层以暴露所述介电层的垂直表面、所述介电层的下表面和垂直沟道的侧壁；以及沿着所述介电层的所述垂直表面、所述介电层的所述下表面和所述垂直沟道的所述侧壁顺序地形成隧道氧化物层、电荷俘获区和阻挡介质层。
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H01 基本电气元件
H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
