[发明专利]用于复紧缩数据元素和实紧缩数据元素的乘法和累加的装置和方法

摘要

公开了用于复紧缩数据和实紧缩数据的乘法和加法的装置和方法。示例方法包括：将第一源寄存器中所选择的虚数据元素与第二源寄存器中所选择的实数据元素相乘，并且将第一源寄存器中所选择的实数据元素与第二源寄存器中所选择的虚数据元素相乘，以生成多个虚乘积；将多个虚乘积的第一子集相加以生成第一临时结果，并且将多个虚乘积的第二子集相加以生成第二临时结果；对第一和第二临时结果执行取反以分别生成第三和第四临时结果；将第三临时结果与来自目的地寄存器的第一数据累加以生成第一最终结果，并且将第四临时结果与来自目的地寄存器的第二数据累加以生成第二最终结果；以及将第一和第二最终结果往回存储在目的地寄存器中。

主权项

1.一种处理器，包括：解码器，用于对第一指令解码以生成经解码的指令；第一源寄存器，用于存储第一多个紧缩实数据元素和虚数据元素；第二源寄存器，用于存储第二多个紧缩实数据元素和虚数据元素；以及执行电路，用于执行经解码的指令，所述执行电路包括：乘法器电路，用于在所述第一源寄存器和所述第二源寄存器中选择要相乘的实数据元素和虚数据元素，所述乘法器电路用于将所述第一源寄存器中的每个所选择的虚数据元素与所述第二源寄存器中的所选择的实数据元素相乘，并且用于将所述第一源寄存器中的每个所选择的实数据元素与所述第二源寄存器中的所选择的虚数据元素相乘，以生成多个虚乘积，加法器电路，用于将所述多个虚乘积的第一子集相加以生成第一临时结果，并且用于将所述多个虚乘积的第二子集相加以生成第二临时结果，取反电路，用于对所述第一临时结果进行取反以生成第三临时结果，并且用于对所述第二临时结果进行取反以生成第四临时结果，以及累加电路，用于将所述第三临时结果与来自目的地寄存器的第一数据组合以生成第一最终结果，并且用于将所述第四临时结果与来自所述目的地寄存器的第二数据组合以生成第二最终结果，并且用于将所述第一最终结果和所述第二最终结果往回存储在所述目的地寄存器中。