[发明专利]一种应用于高分辨率时间数字转换器的小数部分测量电路

摘要

本发明涉及一种应用于高分辨率时间数字转换器的小数部分测量电路，包括start信号延迟链、stop信号延迟链、第一层信号采样电路、第二层信号采样电路、组合逻辑层以及独热码译码逻辑；第一层信号采样电路分别与所述start信号延迟链和stop信号延迟链电连接，第二层信号采样电路分别与start信号延迟链和第一层信号采样电路电连接，第二信号采样电路电连接组合层，组合逻辑层电连接独热码译码逻辑。本发明采用差分延时线法技术、两次采样消除亚稳态和毛刺信号方法、产生独热码技术，以及独热码译码技术，能够精准量化出皮秒级别待测时间间隔，为大动态范围高分辨率时间数字转换器提供小数部分的精准测量方案。

主权项

1.一种应用于高分辨率时间数字转换器的小数部分测量电路，其特征在于：包括start信号延迟链(100)、stop信号延迟链(200)、第一层信号采样电路(300)、第二层信号采样电路(400)、组合逻辑层(500)以及独热码译码逻辑(600)；其中，所述第一层信号采样电路(300)分别与所述start信号延迟链和stop信号延迟链电连接，用于对start信号延迟链和stop信号延迟链中的各个节点采样，所述第二层信号采样电路(400)分别与start信号延迟链和第一层信号采样电路(300)电连接，用于延迟一个相位差采样第一层信号采样电路(300)的输出；第二层信号采样电路(400)电连接组合逻辑层(500)，所述组合逻辑层(500)电连接独热码译码逻辑(600)，独热码译码逻辑(600)的输出端作为整个电路的输出端；所述start信号延迟链包括N个相互级联的相同的第一延迟单元，所述stop信号延迟链包括N‑1个相互级联的相同的第二延迟单元；所述第一层信号采样电路(300)和第二层信号采样电路(400)均包括N个相互级联的相同的D触发器；所述组合逻辑层(500)包括N个相互级联的相同的组合电路；N为大于0的整数；首个第一延迟单元的输入端连接至第一层信号采样电路(300)的首个D触发器的时钟输入端，第一延迟单元的输出端依次分别连接至第一层信号采样电路(300)的下一级D触发器的时钟输入端和第二层信号采样电路(400)的相应级D触发器的时钟输入端；首个第二延迟单元的输入端接连至第一层信号采样电路(300)的首个D触发器的数据输入端，第二延迟单元的输出端依次分别连接至相应级D触发器的数据输入端；所述第二层信号采样电路(400)的各D触发器的输出端依次分别连接至组合逻辑层(500)相应级组合电路的输入端；所述组合电路包括反相器(1001)和二输入与门(1002)，所述反相器(1001)的输出端连接至所述二输入与门(1002)的一输入端，反相器(1001)的输入端连接至第二层信号采样电路上一级D触发器的输出端，二输入与门(1002)的另一输入端连接至第二层信号采样电路(400)的相应级D触发器的输出端；所述第一延迟单元的延迟时间大于第二延迟单元的延迟时间。