[发明专利]扩展线宽存储器侧高速缓存系统和方法有效
| 申请号： | 201811014792.2 | 申请日： | 2018-08-31 |
| 公开（公告）号： | CN110580229B | 公开（公告）日： | 2022-05-17 |
| 发明（设计）人： | R·C·墨菲;A·科尔日;S·S·帕夫洛夫斯基 | 申请（专利权）人： | 美光科技公司 |
| 主分类号： | G06F12/0804 | 分类号： | G06F12/0804;G06F12/0868 |
| 代理公司： | 北京律盟知识产权代理有限责任公司 11287 | 代理人： | 王龙 |
| 地址： | 美国爱*** | 国省代码： | 暂无信息 |
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| 摘要： | 本发明涉及扩展线宽存储器侧高速缓存系统和方法。本公开提供用于实施设备的技术，所述设备包含基于目标数据块执行操作的处理电路、实施第一高速缓存线的处理器侧高速缓存、实施具有大于所述第一高速缓存线的线宽的第二高速缓存线的存储器侧高速缓存以及存储器阵列。所述设备包含一或多个存储器控制器，所述一或多个存储器控制器在所述目标数据块产生高速缓存未命中时：确定将存储器单元行识别为存储所述目标数据块的行地址；发指令给所述存储器阵列以从所述存储器单元行相继输出多个数据块，以使所述存储器侧高速缓存能够将所述多个数据块中的每一者存储在所述第二高速缓存线中；以及发指令给所述存储器侧高速缓存以将所述目标数据块输出到相干性总线，以使所述处理电路能够基于所述目标数据块执行所述操作。 | ||
| 搜索关键词： | 扩展 存储器 高速缓存 系统 方法 | ||
【主权项】：
1.一种设备，其包括：/n处理电路，其经配置以至少部分地基于第一目标数据块而执行第一操作；/n处理器侧高速缓存，其耦合于所述处理电路与相干性总线之间，其中所述处理器侧高速缓存经配置以实施具有第一线宽的第一高速缓存线；/n存储器侧高速缓存，其耦合到所述相干性总线，其中所述存储器侧高速缓存经配置以实施具有第二线宽的第二高速缓存线，所述第二线宽大于所述处理器侧高速缓存中实施的所述第一线宽；/n存储器阵列，其包括多个存储器单元行和多个存储器单元列，其中位于所述存储器阵列中的每一行地址和列地址配对处的一组存储器单元经配置以存储数据块；以及/n一或多个存储器控制器，其经配置以在所述第一目标数据块产生高速缓存未命中时进行以下操作：/n确定第一行地址，所述第一行地址将所述存储器阵列的第一存储器单元行识别为存储所述第一目标数据块，其中所述第一存储器单元行经配置以存储第一多个数据块；/n发指令给所述存储器阵列以从所述第一存储器单元行相继输出所述第一多个数据块以使所述存储器侧高速缓存能够将所述第一多个数据块中的每一者存储在所述第二高速缓存线中；以及/n发指令给所述存储器侧高速缓存以将所述第一目标数据块输出到所述相干性总线以使所述处理电路能够至少部分地基于所述第一目标数据块执行所述第一操作。/n
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