[发明专利]一种基于FPGA的传输延时测试方法及装置有效
| 申请号： | 201811046288.0 | 申请日： | 2018-09-07 |
| 公开（公告）号： | CN109217951B | 公开（公告）日： | 2020-12-15 |
| 发明（设计）人： | 田永杰 | 申请（专利权）人： | 深圳市紫光同创电子有限公司 |
| 主分类号： | H04B17/309 | 分类号： | H04B17/309;H04L12/26;H04L7/00;H04J3/06 |
| 代理公司： | 深圳鼎合诚知识产权代理有限公司 44281 | 代理人： | 江婷 |
| 地址： | 518000 广东省深圳市南山区*** | 国省代码： | 广东;44 |
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| 摘要： | 本发明提供了一种基于FPGA的传输延时测试方法及装置，通过两个周期不同的时钟模拟不断收紧的两个时钟相位，并由边沿同步检测单元确定两个时钟的有效时钟沿对齐的时刻，以及由信号接收确定单元确定快时钟采集不到慢时钟信号的时刻，然后根据由计数器在两个时钟有效时钟沿对齐至快时钟采集不到慢时钟信号的时间区间内所计得的数来计算两个时钟的相位差，再由计算得到的相位差结合慢时钟的周期来确定待测电路的传输延时，有效提升了传输延时测试的精确性，使得用户在FPGA应用时能够合理减少设计余量，可充分发挥FPGA芯片的使用性能。 | ||
| 搜索关键词： | 一种 基于 fpga 传输 延时 测试 方法 装置 | ||
【主权项】：
1.一种基于FPGA的传输延时测试方法，其特征在于，所述基于FPGA的传输延时测试方法包括：通过第一时钟驱动第一D触发器进行低电平信号和高电平信号的交替输出，并通过第二时钟驱动第二D触发器进行所述第一D触发器所输出的信号的接收；所述第一时钟的周期为T1，所述第二时钟的周期为T2，所述T1大于T2；控制计数器以边沿同步检测单元所确定的所述第一时钟和所述第二时钟的有效时钟沿对齐的时刻为计数起始时刻，以及以信号接收确定单元所确定的所述第二D触发器持续接收到所述第一D触发器发送过来的信号终止时的时刻为计数终止时刻，对所述第二时钟输出的信号进行计数；根据由所述计数器的计数所确定的所述第一时钟与所述第二时钟的相位差以及所述T1，确定所述第一D触发器与所述第二D触发器之间的待测路径的待测传输延时。
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