[发明专利]一种多比特并行结构串行抵消译码方法和装置

摘要

本发明实施例提供了一种多比特并行结构串行抵消译码方法和装置，对待译码数据帧中的数据分别进行f运算和g运算，得到对应的运算结果数据，根据第一预设使能信号和第二预设使能信号，从运算结果数据中确定备选结果数据，根据预设加速计算规则和备选结果数据，得到目标数据，将目标数据作为待译码数据帧对应的译码数据，并判断当前得到的译码数据是否达到述待译码数据帧的码长，如果否，根据目标数据更新第一预设使能信号，并继续根据第一预设使能信号和第二预设使能信号，从运算结果数据中确定备选结果数据。基于上述处理，利用预设加速计算规则实现了部分阶段的计算节点的合并，进而可以减少译码的时延。