[发明专利]一种通过部分映射时钟使能信号来改善布局完成率的方法有效
| 申请号： | 201811296316.4 | 申请日： | 2018-11-01 |
| 公开（公告）号： | CN109446673B | 公开（公告）日： | 2023-04-18 |
| 发明（设计）人： | 刘桂林;王海力;连荣椿;马明 | 申请（专利权）人： | 京微齐力(北京)科技有限公司 |
| 主分类号： | G06F30/34 | 分类号： | G06F30/34 |
| 代理公司： | 北京亿腾知识产权代理事务所(普通合伙) 11309 | 代理人： | 陈霁 |
| 地址： | 100080 北京市海淀区*** | 国省代码： | 北京;11 |
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| 摘要： | 本发明公开了一种通过部分映射时钟使能信号来改善布局完成率的方法，步骤包括：在FPGA电路布局过程中，进行实时检测，找出位置不合法的寄存器；将位置不合法的寄存器按照时序松弛timing slack值进行排序，按照timing slack序列中数值从大到小，分别将位置不合法的寄存器的输入D端接入一个数据选择器MUX，进而形成一个多路选择器；判断多路选择器能否与前一级的查找表LUT合并，如果可以，则将多路选择器与前一级的LUT合并。本发明不需要将某个时钟使能信号驱动的所有寄存器都进行转换。在信号所驱动的寄存器中已满足约束的不进行转换，减少全部转换为组合逻辑对性能带来的负面影响，有效的提高电路的工作频率。 | ||
| 搜索关键词： | 一种 通过 部分 映射 时钟 信号 改善 布局 完成率 方法 | ||
【主权项】：
1.一种通过部分映射时钟使能信号来改善布局完成率的方法，其特征在于，包括以下步骤：在FPGA电路布局过程中，实时检测位置不合法的寄存器；将所述位置不合法的寄存器按照时序松弛timing slack值进行排序，按照timing slack序列中数值从大到小，分别将位置不合法的寄存器的输入D端各自接入一个数据选择器MUX，进而分别形成多路选择器；判断所述多路选择器能否与前一级的查找表LUT合并，如果可以，则将所述多路选择器与前一级的LUT合并。
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