[发明专利]一种随机时间等效采样系统

摘要

本发明公开了一种随机时间等效采样系统，将单次采集得到的采样数据进行串并转换后进行缓存，测量得到触发信号与紧随其后的第一个随路时钟之间的时间间隔，所得到的脉冲信号经展宽后由脉冲测量模块测量得到测量值，根据该测量值计算得到本次采样数据的起始存储单元序号，然后波形重构RAM读取缓存数据，所读取数据先经并串转换，然后根据起始存储单元序号和等效采样倍数计算各个采样点对应的存储单元序号，对本次采样数据进行存储；当采样数据的批次达到等效采样次数时，将波形重构RAM存储的数据作为等效采样数据进行输出。相比于软件实现方式，本发明数据重排效率高、波形恢复速度快，从而提高示波器等效采样模式下的波形刷新率。

主权项

1.一种随机时间等效采样系统，其特征在于包括ADC模块、触发信号产生模块、串并转换模块、数据缓存模块、脉冲输出模块、脉冲展宽模块、脉冲测量模块、起始存储单元计算模块、并串转换模块、波形重构RAM，其中串并转换模块、数据缓存模块、脉冲输出模块、脉冲测量模块、起始存储单元计算模块、并串转换模块、波形重构RAM在FPGA中实现；ADC模块用于对输入信号进行采样，将采集得到的采样数据发送给数据串并转换模块，同时将采样数据的随路时钟ADCLK发送给数据缓存模块和脉冲输出模块；触发信号产生模块用于接收输入信号，与预设的触发电平进行比较，生成触发信号TRIG发送给脉冲输出模块；串并转换模块对采样数据进行解串降速，将转换得到的M路数据作为并行采样数据DATA发送给数据缓存模块，M表示采样数据的解串降速倍率，其值根据随路时钟ADCLK进行设置，需要令并行采样数据DATA的时钟与随路时钟ADCLK一致；数据缓存模块接收并行采样数据DATA和随路时钟ADCLK，在随路时钟ADCLK下对并行采样数据DATA进行缓存，在缓存时生成触发使能信号TRIG_EN发送给脉冲输出模块5；随机脉冲输出模块包括4个触发器D1、D2、D3、D4和反相器I，用于根据接收的随路时钟ADCLK和触发信号TRIG、触发使能信号TRIG_EN生成脉冲信号T，并将脉冲信号T发送给脉冲展宽模块；其中，将参考电压Vcc作为触发器D1的D端和set引脚输入，将触发信号TRIG作为触发器D1的CP端输入，将触发使能信号TRIG_EN作为触发器D1的清零输入，触发器D1的Q端输出信号作为触发器D2的D端输入以及触发器D4的CP端输入，将随路时钟ADCLK作为触发器D2、D3的CP端输入，将触发器D2的Q端输出信号作为触发器D3的D端输入，将触发器D3的Q端输出信号经反相器I取反后作为触发器D4的清零输入，将参考电压Vcc作为触发器D4的D端和set引脚输入，触发器D4的输出信号即为脉冲信号T；脉冲展宽模块用于对脉冲信号T进行展宽，将展宽后的脉冲信号EXPEND_T发送给脉冲测量模块；脉冲测量模块用于对脉冲信号EXPEND_T进行测量，将得到的测量值count发送给起始存储单元计算模块；起始存储单元计算模块用于根据接收到的测量值count计算得到本次采样数据的起始存储单元序号S，并发送给波形重构RAM；起始存储单元序号S的计算公式如下：其中，count_T和count_2T分别表示由脉冲测量模块预先测量得到的1个采样间隔T和2个采样间隔2T对应展宽后的脉冲信号的测量值，X表示等效采样倍数；波形重构RAM中预先设置一个大小为X×N×d的存储空间，其中N表示ADC模块单次采样的采样点数，d表示每个采样点的数据位宽，将该存储空间划分为X×N个存储单元；波形重构RAM在接收到本次采样数据的起始存储单元序号S后，向数据缓存模块和并串转换模块发送采样数据读取指令，然后接收并串转换模块发送的串行采样数据并进行存储，第n个采样点所对应的存储单元序号An＝S+n×X，n＝1,2,…,N；波形重构RAM在将本次采样数据存储完毕后，则产生复位信号，发送给数据缓存模块、脉冲输出模块、脉冲测量模块、起始存储单元计算模块和并串转换模块，以启动下一次采集；当波形重构RAM的存储次数达到等效采样倍数X，即完成一次完整的等效采样，将存储空间中所存储的数据作为等效采样数据进行输出；并串转换模块用于从数据缓存模块中读取本次的并行采样数据DATA，进行并串转换后将串行采样数据发送给波形重构RAM。