[发明专利]视频数据到AXI_Stream总线数据流的快速转换方法

摘要

本发明涉及一种视频数据到AXI_Stream总线数据流的快速转换方法，在FPGA中建立一个FIFO，视频数据从FIFO的写入端写入FIFO，在FIFO读出端形成满足AXI‑Stream总线时序关系的数据流。设计一个状态机来控制FIFO读出端的信号，fifo_rd_data_count是FIFO输出的一个表示FIFO中有多少个数据可供读出的变量，是控制状态机进行状态转换的关键信号。有益效果：在FPGA中建立一个深度为128×32bit的FIFO，占用FPGA的RAM资源少。用FIFO实现数据的缓冲，数据流实时性强，延时短，转换速度快，延时短。用状态机实现FIFO读出端的时序控制，FIFO输出一个表示FIFO中有多少个数据可供读出的变量，是控制状态机进行状态转换的关键信号。

主权项

1.一种视频数据到AXI_Stream总线数据流的快速转换方法，其特征在于步骤如下：步骤1：在FPGA中建立一个深度为128×32bit的FIFO；步骤2：将视频数据时序根据行同步、场同步和数据有效控制信号生成FIFO_WE写入端控制信号，写入FIFO中；步骤3：以状态机的“IDLE”、“WAIT”、“SEND”和“PAUSE”四个状态代表空闲、等待、数据输出、数据输出停止四个工作状态，在数据输出过程中：当传输的数据个数cnt等于一帧图像数据大小时，表示一帧图像已传输完毕，将axis_write_end信号置1，状态机进入停止状态，随后自动进入空闲状态，等待启动新的一帧图像的传输工作；当FIFO中有可供读出的数据时，FIFO输出的信号rd_data_count>0，此时状态机从“IDLE”状态进入“WAIT”状态，下一个axis_clk时钟再次确认rd_data_count>0时，状态机从“WAIT”状态进入“SEND”状态；状态机进入“SEND”状态后，开始启动数据的传输工作，在数据输出过程中对传输的数据个数用cnt计数，当cnt＝rd_data_count时此次传输结束，转入“WAIT”状态，当再次出现rd_data_count>0时再次启动“SEND”状态，进行数据传输；其中：当传输数据的个数cnt等于所传输图像一行的数据个数时，给axis_tlast信号一个宽度为1个axis_clk时钟周期的高电平信号，代表一行数据传输结束；当传输数据的个数cnt等于所传输图像一帧的数据个数时，表示一帧图像传输完成，将axis_write_end置1，状态机转入“PAUSE”状态，随后自动转入“IDLE”状态等待新的一帧图像传输的开始；“SEND”状态期间置axis_tvalid信号为1，“WAIT”状态期间置axis_tvalid信号为0，这将产生了满足AXI‑Stream协议的数据有效信号。