[发明专利]一种基于FPGA的OTL协议多通道数据对齐的实现方法

摘要

本发明公开了一种基于FPGA的OTL协议多通道数据对齐的实现方法。该方法有如下步骤：1、将各通道数据输入各自的fifo模块进行缓存后读取；2、将fifo输出的各通道数据输入各自的head marker模块进行寻找帧头操作，输出head_flag信号；3、align模块接收head_flag信号进行处理，输出rd信号对各个fifo模块进行读取控制；4、align模块通过输入的head_flag信号进行判断，输出对齐标识信号align_ok，信号拉高表示对齐完成，拉低表示未完成对齐。该方法在FPGA内部实现了OTL协议多通道数据对齐的功能，在光纤通信、光纤数据采集、数字通信等领域有广泛的应用价值。

主权项

1.一种基于FPGA的OTL协议多通道数据对齐的实现方法，本方法利用FPGA芯片作为数据对齐的平台，其特征在于，步骤如下：一、将各通道数据输入各自的fifo模块进行缓存后读取，fifo是first input first output的缩写，是一种先进先出的数据缓存器，能够实现顺序写入与顺序读出，所采用的fifo接口包括：数据输入接口din、数据输出接口dout、写入使能信号wr、读取使能信号rd、驱动时钟clock，当写入使能信号wr为高电平时，din接口的数据按时钟缓存至fifo中，当读取使能信号rd为高电平时，fifo中的数据从dout接口按时钟输出，若各通道的数据有效，写入使能信号wr常为高电平，在未完成对齐的过程中，读取使能信号rd会有拉低一个时钟周期的情况出现，在完成对齐后，读取使能信号rd常为高电平，此时各个fifo输出的数据即为对齐的通道数据；二、将fifo输出的各通道数据输入各自的head marker模块进行寻找帧头操作，输出head_flag信号，head marker模块对输入的数据进行帧头搜索，head_flag信号常为低电平，当前时钟周期发现帧头时，下一个时钟周期head_flag信号拉高，之后再拉低并保持；三、align模块接收head_flag信号进行处理，输出rd信号对各个fifo模块进行读取控制，align模块是实现通道数据对齐的最主要模块，align模块通过控制rd信号调节fifo模块的输出，进而调节将fifo输出的各通道数据的延时时间及相对位置；四、align模块通过输入的head_flag信号进行判断，输出对齐标识信号align_ok，信号拉高表示对齐完成，拉低表示未完成对齐。