[发明专利]一种HD-SDI/3G-SDI收发及实时画中画切换输出处理方法

摘要

本发明公开了一种HD‑SDI/3G‑SDI收发及实时画中画切换输出处理方法，属于视频处理技术领域，包括建立视频采集装置、视频处理装置和显示屏，视频采集装置包括HD‑SDI接口的720P50摄像头和3G‑SDI接口的1080P50摄像头，视频处理单元包括FPGA控制器及其外围电路，显示器连接FPGA处理器，HD‑SDI接口的720P50摄像头和3G‑SDI接口的1080P50摄像头分别通过HD‑SDI接口和3G‑SDI接口与FPGA控制器通信，解决了3G‑SDI标准和HD‑SDI标准两种不同分辨率的画中画快速切换的技术问题，本发明集成度很高，省去了外加SDI收发芯片。

主权项

1.一种HD‑SDI/3G‑SDI收发及实时画中画切换输出处理方法，其特征在于：包括如下步骤：步骤1：建立视频采集装置、视频处理装置和显示屏，视频采集装置包括HD‑SDI接口的720P50摄像头和3G‑SDI接口的1080P50摄像头，视频处理单元包括FPGA控制器及其外围电路，显示器连接FPGA处理器，HD‑SDI接口的720P50摄像头和3G‑SDI接口的1080P50摄像头分别通过HD‑SDI接口和3G‑SDI接口与FPGA控制器通信；步骤2：在FPGA控制器中建立两个行数据写缓存存储器Hsync_FIFO_WR_Buffer、图像中心视场缓存模块PIP_Frame_Ctrl、FPGA仲裁控制模块Arbitration、存储器DDR3_Wrapper、流处理模块VIP_Ctrl和输出模块SDI_TX；流处理模块VIP_Ctrl包括行数据读缓存Hsync_FIFO_RD_Buffer、时序控制器Test_Patten_Generate和视频格式转换器FVH_Gen；步骤3：频采集装置将采集到的720P视频流数据和1080P视频流数据分别通过HD‑SDI接口和3G‑SDI接口收入到FPGA控制器中；步骤4：FPGA控制器中的两个行数据写缓存存储器Hsync_FIFO_WR_Buffer一个存储720P视频流数据、另一个存储1080P视频流数据；步骤5：FPGA仲裁控制模块Arbitration向图像中心视场缓存模块PIP_Frame_Ctrl发送控制字PIP_EN和控制字PIP_SEL，图像中心视场缓存模块PIP_Frame_Ctrl判断控制字PIP_EN的值：若PIP_EN＝0，则为不进行图像叠加处理，执行步骤6；若PIP_EN＝1，则为进行图像叠加处理，执行步骤7；步骤6：图像中心视场缓存模块PIP_Frame_Ctrl不缓存视频流数据，判断控制字PIP_SEL是否为0：是，则缓存1080P视频流数据的行数据写缓存存储器Hsync_FIFO_WR_Buffer将1080P视频流数据写入到存储器DDR3_Wrapper中；不是，则则缓存720P视频流数据的行数据写缓存存储器Hsync_FIFO_WR_Buffer将720P视频流数据写入到存储器DDR3_Wrapper中，执行步骤9；步骤7：判断控制字PIP_SEL是否为1：是，则图像中心视场缓存模块PIP_Frame_Ctrl以480x384的像素缓存720P视频流数据，FPGA仲裁控制模块Arbitration读取1080P视频流数据，在1080P视频流数据每一帧的右下角均剪切出一个480x384区域，并将图像中心视场缓存模块PIP_Frame_Ctrl中缓存的480x384的像素的视频流数据叠加并替代所述剪切出的480x384区域，生成合成后的视频流数据，执行步骤8；否，则图像中心视场缓存模块PIP_Frame_Ctrl以480x384的像素缓存1080P视频流数据，FPGA仲裁控制模块Arbitration读取720P视频流数据，在720P视频流数据每一帧的右下角均剪切出一个480x384区域，并将图像中心视场缓存模块PIP_Frame_Ctrl中缓存的480x384的像素的视频流数据叠加并替代所述剪切出的480x384区域，生成合成后的视频流数据，执行步骤8；步骤8：FPGA仲裁控制模块Arbitration将所述合成后的视频流数据存储到存储器DDR3_Wrapper中；步骤9：当控制字PIP_SEL＝0时，FPGA仲裁控制模块Arbitration向输出模块SDI_TX发送控制字SDI_CHANGE＝0，此时输出模块SDI_TX向流处理模块VIP_Ctrl发出148.5MHz的读取时钟，流处理模块VIP_Ctrl中的时序控制器Test_Patten_Generate根据该148.5MHz的读取时钟产生1920x1080P50行场同步时序，行数据读缓存Hsync_FIFO_RD_Buffer根据1920x1080P50行场同步时序读取存储器DDR3_Wrapper中存储的图像流数据，并将数据发送给视频格式转换器FVH_Gen，视频格式转换器FVH_Gen将图像流数据转换为输出模块SDI_TX所需要的数据格式；步骤10：当控制字PIP_SEL＝1时，FPGA仲裁控制模块Arbitration向输出模块SDI_TX发送控制字SDI_CHANGE＝1，此时输出模块SDI_TX向流处理模块VIP_Ctrl发出74.25MHz的读取时钟，流处理模块VIP_Ctrl中的时序控制器Test_Patten_Generate根据该74.25MHz的读取时钟产生1280×720P50行场同步时序，行数据读缓存Hsync_FIFO_RD_Buffer根据1280×720P50行场同步时序读取存储器DDR3_Wrapper中存储的图像流数据，并将数据发送给视频格式转换器FVH_Gen，视频格式转换器FVH_Gen将图像流数据转换为输出模块SDI_TX所需要的数据格式；步骤11：显示器接收输出模块SDI_TX发送过来的数据，并显示图像。