[发明专利]基于量子系统锁频的装置

摘要

本发明提供一种基于量子系统锁频的装置，属于原子标频技术领域。包括DDS单元和微处理器，所述DDS单元包括MCLK引脚、FSELECT端、频率控制寄存器、PSEL0调节端和PSEL1调节端、FSYNC引脚、SCLK引脚和SDATA引脚，DDS单元通过所述MCLK引脚和外部时钟源连接；FSELECT端为键控调频信号输入端；频率控制寄存器用于保存通过编程方式预设的频率值F0、F1；PSEL0调节端和所述PSEL1调节端都接地；若所述FSYNC引脚为低电平时，则所述DDS单元处于通讯状态；所述DDS单元通过所述FSYNC引脚、所述SCLK引脚和所述SDATA引脚来完成与外界的通讯时序；微处理器用于将所述频率控制寄存器中的所述频率值写入所述DDS单元的缓冲区中。本发明达到了能够避免晶振频率拉偏的技术效果。

主权项

1.一种基于量子系统锁频的装置，其特征在于，所述基于量子系统锁频的装置包括：DDS单元，所述DDS单元包括：MCLK引脚，所述DDS单元通过所述MCLK引脚和外部时钟源连接，所述DDS单元的IOUT引脚输出端频率信号的稳定度和所述外部时钟源一致，所述MCLK引脚端输入时钟源的频率高于所述IOUT引脚端输出信号频率的4倍；FSELECT端，所述FSELECT端为键控调频信号输入端；频率控制寄存器，所述频率控制寄存器用于保存通过编程方式预设的频率值F0、F1，若所述FSELECT端有方波信号输入时，则所述DDS单元的所述IOUT引脚端分别从所述频率控制寄存器中读出所述F1或所述F0的值作为输出，且保持信号的相位无变化；PSEL0调节端和PSEL1调节端，所述PSEL0调节端和所述PSEL1调节端都接地，所述PSEL0调节端和所述PSEL1调节端用于保持F1、F0在切换时的相位连续；FSYNC引脚、SCLK引脚和SDATA引脚，若所述FSYNC引脚为高电平时，则所述SCLK引脚和所述SDATA引脚为高阻状态；若所述FSYNC引脚为低电平时，则所述DDS单元处于通讯状态；所述DDS单元通过所述FSYNC引脚、所述SCLK引脚和所述SDATA引脚来完成与外界的通讯时序；微处理器，所述微处理器用于将所述频率控制寄存器中的所述频率值写入所述DDS单元的缓冲区中。