[发明专利]测试结构、其制造方法及应用其的方法

摘要

本发明涉及一种测试结构，涉及半导体集成电路，通过同时制造多组带P阱的NMOS、带N阱的PMOS和不带阱的PMOS和不带阱的NMOS半导体器件，且各组半导体器件间的沟道长度不同，并测试至少一组半导体器件的带阱掺杂的器件的阈值电压和不带阱掺杂的器件的阈值电压，得到阈值电压数据库，分析阈值电压数据库得到阱掺杂对阈值电压的影响；提取每组带阱掺杂器件的沟道载流子迁移率和不带阱掺杂器件的沟道载流子迁移率，得到沟道载流子迁移率数据库，分析沟道载流子迁移率数据库得到阱掺杂对沟道载流子迁移率的影响，如此，可评估阱掺杂对器件阈值电压(Vt)和沟道中载流子迁移率(Ion/Ioff)的影响，且成本低，节约资源。

主权项

1.一种测试结构，该测试结构包括多组半导体器件，其中每一组半导体器件包括：衬底，所述衬底包括多个场氧隔离区，以及由所述多个场氧隔离区隔离出来的第一有源区、第二有源区、第三有源区和第四有源区，所述第一有源区内包括位于所述衬底上的P阱、位于所述P阱上的第一埋氧化硅层以及位于所述第一埋氧化硅层上的第一顶部半导体层，另在所述第一顶部半导体层上还形成有第一栅极，以在所述第一有源区内形成一带P阱的NMOS；所述第二有源区内包括位于所述衬底上的N阱、位于所述N阱上的第二埋氧化硅层以及位于所述第二埋氧化硅层上的第二顶部半导体层，另在所述第二顶部半导体层上还形成有第二栅极，以在所述第二有源区内形成一带N阱的PMOS；第三有源区内包括位于所述衬底上的第三埋氧化硅层以及位于所述第三埋氧化硅层上的第三顶部半导体层，另在所述第三顶部半导体层上还形成有第三栅极，以在所述第三有源区内形成一不带阱的NMOS；所述第四有源区内包括位于所述衬底上的第四埋氧化硅层以及位于所述第四埋氧化硅层上的第四顶部半导体层，另在所述第四顶部半导体层上还形成有第四栅极，以在所述第四有源区内形成一不带阱的PMOS，其中多组半导体器件之间的由所述第一有源区内的所述第一顶部半导体层形成的沟道的沟道长度不同，由所述第二有源区内的所述第二顶部半导体层形成的沟道的沟道长度不同，由所述第三有源区内的所述第三顶部半导体层形成的沟道的沟道长度不同，由所述第四有源区内的所述第四顶部半导体层形成的沟道的沟道长度不同。