[实用新型]一种新型双边沿检测电路

摘要

为了解决待检测的数据脉冲信号的频率大于等于时钟频率的二分频时，传统的双触发器边沿检测电路的结构无法检测或者会漏检测数据脉冲信号的沿的变化的问题，本实用新型提出一种新型信号沿边沿检测电路，其不采用触发器DFF，而是采用锁存器Dlatch构成边沿检测电路，其能够检测更加接近时钟频率的待测数据脉冲信号的边沿变化，且能够改善传统的双边沿检测电路的器件延时情况。

主权项

1.一种新型双边沿检测电路，其包括数据脉冲信号输入端PLUS_in、五个D锁存器DLATCH、两个或门、四个与非门、三个反向器(3)和一对高频反相检测时钟信号Q2和Q4，其中，所述的五个D锁存器分别为第一D锁存器DLATCH1、第二D锁存器DLATCH2、第三D锁存器DLATCH3、第四D锁存器DLATCH4和第五D锁存器DLATCH5，所述的两个或门分别为第一或门(4)和第二或门(5)，所述的四个与非门分别为第一与非门(6)、第二与非门(7)、第三与非门(8)和第四与非门(9)，其特征在于：第一D锁存器DLATCHI的使能端EN与高频检测时钟信号Q2相连，第一D锁存器DLATCH1的D端与数据脉冲信号的输入端PLUS_in相连，第一D锁存器DLATCH1的Q端与第二D锁存器DLATCH2的D端相连，第二D锁存器DLATCH2的使能端EN与高频检测时钟信号Q4相连；第三D锁存器DLATCH3的使能端EN与高频检测时钟信号Q4相连，第三D锁存器DLATCH3的D端与数据脉冲信号的输入端PLUS_in相连，第三D锁存器DLATCH3的Q端与第四D锁存器DLATCH4的D端相连,第四D锁存器DLATCH4的使能端EN与高频检测时钟信号Q2相连，第四D锁存器DLATCH4的Q端与第五D锁存器DLATCH5的D端相连，第五D锁存器DLATCH5的使能端EN与高频检测时钟信号Q4相连；第二D锁存器DLATCH2的Q端与第一或门(4)的两个输入端中的第一个输入端A相连，第三D锁存器DLATCH3的Q端通过一个反向器(3)后与第一或门(4)的两个输入端中的第二个输入端B相连；第二D锁存器DLATCH2的Qc端与第二或门(5)的两个输入端中的第一个输入端A相连，第五D锁存器DLATCH5的Q端与第二或门(5)的两个输入端中的第二个输入端B相连；第一或门(4)的输出端与第三与非门(8)的第一个输入端A相连，第二或门(5)的输出端与第三与非门(8)的第二个输入端B相连，第三与非门(8)的输出端与一个反向器(3)相连，然后输出数据脉冲信号输入端PLUS_in的边沿检测结果PLUS_out_pos；第二D锁存器DLATCH2的Q端与第一与非门(6)的第一个输入端A相连，第三D锁存器DLATCH3的Q端通过一个反向器(3)后与第一与非门(6)的第二个输入端B相连；第二D锁存器DLATCH2的Qc端与第二与非门(7)的两个输入端中的第一个输入端A相连，第五D锁存器DLATCH5的Q端与第二与非门(7)的两个输入端中的第二个输入端B相连；第一与非门(6)的输出端与第四与非门(9)的第一个输入端A相连，第二与非门(7)的输出端与第四与非门(9)的第二个输入端B相连，第四与非门(9)的输出端与一个反向器(3)相连，然后输出数据脉冲信号输入端PLUS_in的边沿检测结果PLUS_out_neg；且所述的五个D锁存器DLATCH均包含有复位端CLR,复位后五个D锁存器DLATCH中的值均相同。