[实用新型]全并行双向递归流水线LDPC编码器有效
| 申请号： | 201821240524.8 | 申请日： | 2018-08-02 |
| 公开（公告）号： | CN208522727U | 公开（公告）日： | 2019-02-19 |
| 发明（设计）人： | 周林;吴淼;贺玉成;江梓弘;李晓磊;张亚坤 | 申请（专利权）人： | 华侨大学 |
| 主分类号： | H03M13/11 | 分类号： | H03M13/11 |
| 代理公司： | 泉州市文华专利代理有限公司 35205 | 代理人： | 张浠娟 |
| 地址： | 362000 福*** | 国省代码： | 福建;35 |
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| 摘要： | 本实用新型提供了一种全并行双向递归流水线LDPC编码器，包括一控制器、一第一存储器组、一第二存储器组、一第三存储器组、并行运算器、一校验位信息运算器以及一双向递归运算器；第一存储器组的输出端与并行运算器的输入端连接；并行运算器的输出端与第二存储器组的输入端连接；第二存储器组的输出端分别与校验位信息运算器的输入端和双向递归运算器的输入端连接；校验位信息运算器的输出端分别与双向递归运算器的输入端和第三存储器组的输入端连接；双向递归运算器的输出端与第三存储器组的输入端连接。本实用新型的优点在于：可提升编码器的工作频率和吞吐量。 | ||
| 搜索关键词： | 运算器 递归 输入端连接 存储器组 输出端 并行 第二存储器 校验位信息 本实用新型 输入端 流水线 提升编码器 工作频率 控制器 吞吐量 | ||
【主权项】：
1.一种全并行双向递归流水线LDPC编码器，其特征在于：包括一控制器、一第一存储器组、一第二存储器组、一第三存储器组、并行运算器、一校验位信息运算器以及一双向递归运算器；所述第一存储器组的输出端与并行运算器的输入端连接；所述并行运算器的输出端与第二存储器组的输入端连接；所述第二存储器组的输出端分别与校验位信息运算器的输入端和双向递归运算器的输入端连接；所述校验位信息运算器的输出端分别与双向递归运算器的输入端和第三存储器组的输入端连接；所述双向递归运算器的输出端与第三存储器组的输入端连接。
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