[实用新型]一种降低上下电对硬件测试干扰的电路

摘要

本实用新型提供了一种降低上下电对硬件测试干扰的电路，在保留原有机械开关控制上电、断电的功能，在操作上兼容原有方案，只需在电路中增加简单的元器件，结构简单，易于实现，无需增加新的操作方法，可直接导入现有测试流程。该电路采用隔离电源模块、RC延时电路，以及MOSFET反串联连接的方式，在开关闭合上电瞬间，由于RC延时电路的作用，MOSFET的栅极电压会呈斜坡状缓慢上升，MOSFET逐渐打开；在开关闭合下电瞬间，由于RC延时电路的作用，MOSFET的栅极电压会呈斜坡状缓慢下降，MOSFET逐渐断开。消除了因机械开关闭合上电，断开下电时的临界状态造成的电火花对硬件测试工作的干扰，提高了测试效率。

主权项

1.一种降低上下电对硬件测试干扰的电路，其特征在于，包括：电源单元、电压处理单元、PSU和待测硬件；所述电压处理单元的输入端与电源单元连接；所述电压处理单元的输出端与PSU输入端相连；所述PSU的输出端与待测硬件相连；所述电源单元，用于提供工作电源电压；所述电压处理单元，用于在上下电瞬间消除工作电源电压不稳定产生的电火花；所述PSU将电压处理单元处理过的稳定工作电压转换成待测硬件所需的直流电；所述待测硬件：用于接收PSU处理过的直流电。