[实用新型]多内核芯片结构有效
| 申请号： | 201821775261.0 | 申请日： | 2018-10-30 |
| 公开（公告）号： | CN209149300U | 公开（公告）日： | 2019-07-23 |
| 发明（设计）人： | 刘贤华 | 申请（专利权）人： | 北京比特大陆科技有限公司 |
| 主分类号： | G06F15/78 | 分类号： | G06F15/78 |
| 代理公司： | 北京同立钧成知识产权代理有限公司 11205 | 代理人： | 吴会英;刘芳 |
| 地址： | 100192 北京市*** | 国省代码： | 北京;11 |
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| 摘要： | 本实用新型实施例提供一种多内核芯片结构，所述芯片结构具有N个内核，其中N为大于等于2的正整数，为每一个内核设置一个收发单元和一条用于向其他内核发送数据的数据总线；所述内核通过所述收发单元连接到所述发送数据的数据总线，所述内核通过所述收发单元连接到N‑1条其他内核发送数据的数据总线。采用本实用新型的技术方案，可以减少芯片连接内核数据总线的数量，节约芯片内部布线空间，减少数据总线之间的干扰，提高数据传输速度，增加带宽的利用率。 | ||
| 搜索关键词： | 内核 数据总线 收发单元 本实用新型 多内核芯片 内核数据总线 内部布线 数据传输 芯片结构 芯片连接 正整数 带宽 芯片 节约 | ||
【主权项】：
1.一种多内核芯片结构，所述芯片结构具有N个内核，其中N为大于等于2的正整数，其特征在于，每一个内核设置一个收发单元和一条用于向其他内核发送数据的数据总线；所述每一个内核通过所述收发单元与所述发送数据的数据总线连接，所述每一个内核通过所述收发单元与N‑1条其他内核发送数据的数据总线连接。
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