[实用新型]一种消除数字电路模块和时钟模块干扰的新型结构有效
| 申请号： | 201822114957.5 | 申请日： | 2018-12-17 |
| 公开（公告）号： | CN209545559U | 公开（公告）日： | 2019-10-25 |
| 发明（设计）人： | 江石根 | 申请（专利权）人： | 苏州格美芯微电子有限公司 |
| 主分类号： | H03M1/08 | 分类号： | H03M1/08;H03K3/013;H03L7/08 |
| 代理公司： | 上海宣宜专利代理事务所(普通合伙) 31288 | 代理人： | 刘君 |
| 地址： | 215000 江苏省苏*** | 国省代码： | 江苏;32 |
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| 摘要： | 本实用新型提供一种消除数字电路模块和时钟模块干扰的新型结构，其包括由至少一个电源整流滤波电容C1、一个施加在数字电路模块上的电阻R1、电容C2组成的电路和一个施加在CLOCK模块上的电阻R2、电容C3组成的电路，采用该电路电容C2和电容C3可以将高频杂波过滤掉，从而使得数字电路模块和CLOCK模块能够稳定工作。 | ||
| 搜索关键词： | 数字电路模块 电容 时钟模块 电阻 电路 施加 本实用新型 电路电容 电源整流 高频杂波 滤波电容 过滤 | ||
【主权项】：
1.一种消除数字电路模块和时钟模块干扰的新型结构，其特征在于：其包括由至少一个电源整流滤波电容C1、一个施加在数字电路模块上的电阻R1、电容C2组成的电路和一个施加在CLOCK模块上的电阻R2、电容C3组成的电路，所述的电源整流滤波电容C1一端与传感器信号采集芯片外部的正电源VDD相连，另外一端接地；所述的施加在数字电路模块上的电阻R1的一端与传感器信号采集芯片外部正电源VDD相连接，另外一端与数字电路模块相连；电容C2的一端连接在电阻R1和数字电路模块之间，另一端接地；所述的施加在CLOCK模块上的电阻R2的一端与传感器信号采集芯片外部正电源VDD相连，另外一端与CLOCK模块相连，电容C3的一端连接在电阻R2和COLCK模块之间，另一端接地。
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