[发明专利]积和运算器、神经形态器件及积和运算器的使用方法有效
| 申请号： | 201880084233.0 | 申请日： | 2018-12-12 |
| 公开（公告）号： | CN111512313B | 公开（公告）日： | 2023-07-18 |
| 发明（设计）人： | 柴田龙雄 | 申请（专利权）人： | TDK株式会社 |
| 主分类号： | G06G7/60 | 分类号： | G06G7/60;G06N3/06;H01L21/82;H01L21/822;H01L27/04;H01L27/10;H01L29/82;H10B63/00;H10B63/10;H10N50/10 |
| 代理公司： | 北京尚诚知识产权代理有限公司 11322 | 代理人： | 杨琦;黄浩 |
| 地址： | 日本*** | 国省代码： | 暂无信息 |
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| 摘要： | 本发明提供在应用于神经网络的情况下，能够抑制大幅损坏神经网络的性能的可能性的积和运算器、神经形态器件及积和运算器的使用方法。积和运算器(1)具备积运算部(10)、和运算部(11)，积运算部(10)具备多个积运算元件(10AA)～(10AC)，多个积运算元件(10AA)～(10AC)各自为电阻变化元件。和运算部(11)具备检测来自多个积运算元件(10AA)～(10AC)的输出的合计值的输出检测器(11A)，上述电阻变化元件具备熔断部(AC1)，熔断部(AC1)在来自上述电阻变化元件的输出电流增加的故障产生于该电阻变化元件的情况下断线。 | ||
| 搜索关键词： | 运算器 神经 形态 器件 使用方法 | ||
【主权项】：
暂无信息
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