[发明专利]一种基于快速滤波算法的卷积神经网络加速器电路

摘要

本发明请求保护一种基于快速滤波算法的卷积神经网络加速器电路。为了减少卷积神经网络算法(CNN)的计算量，本发明利用快速滤波算法消除了二维卷积运算中卷积窗口之间重叠区域计算的冗余，使得算法强度缩减，提高了卷积计算效率。接着，本发明设计了4并行快速滤波算法的卷积计算加速单元，该单元采用若干小滤波器组成的复杂度较低的并行滤波结构来实现。这对于可编程的FPGA设计来说，不仅可以降低硬件资源的消耗，还可以提升运行速度。同时本文还对激活函数进行了优化设计，利用查找表和多项式结合的分段拟合方法设计了激活函数(sigmoid)的硬件电路，以保证近似的激活函数的硬件电路不会使精度下降。

主权项

1.一种基于快速滤波算法的卷积神经网络加速器电路，其特征在于，包括：输入数据缓存RAM单元、卷积核系数及偏置值缓存RAM单元、行缓存FIFO单元、卷积计算加速单元、偏置&激活函数&池化计算单元、全连接层权值缓存RAM单元、池化层RAM阵列单元、激活函数sigmoid模块及全连接层计算单元。同时，控制单元包括输入数据及卷积核数据缓存控制单元、行缓存循环控制单元、池化数据RAM存储器控制单元、全连接层权值缓存控制单元。所述输入数据缓存RAM单元分别和输入数据及卷积核数据缓存控制单元、行缓存FIFO单元相连接，所述行缓存FIFO单元分别和卷积计算加速单元、池化层RAM阵列单元相连接，卷积核系数及偏置值缓存RAM单元分别和输入数据及卷积核数据缓存控制单元、卷积计算加速单元相连接，所述卷积计算加速单元和偏置&激活函数&池化计算单元相连接，池化层RAM阵列单元分别和池化数据RAM存储器控制单元、行缓存FIFO单元、偏置&激活函数&池化计算单元及全连接层计算单元相连接，全连接层计算单元分别和激活函数sigmoid模块、全连接层权值缓存RAM单元相连接，所述全连接层权值缓存RAM单元和全连接层权值缓存控制单元相连接，其中，输入数据缓存RAM单元用于存储原始图像数据，卷积核系数及偏置值缓存RAM单元用于存储不同的卷积层中卷积核数据及偏置值数据，行缓存FIFO单元用于缓存卷积运算中卷积窗口内的特征数据，卷积计算加速单元用于实现快速滤波算法，以完成特征提取的任务，偏置&激活函数&池化计算单元用于实现非线性变换及下采样，全连接层权值缓存RAM单元用于存储完成神经元全连接的权值数据，池化层RAM阵列单元用于存储池化层中下采样的结果，激活函数sigmoid模块用于实现激活函数的拟合，及全连接层计算单元用于实现特征分类的硬件电路。