[发明专利]一种基于FPGA的卷积神经网络加速器有效
| 申请号： | 201910015322.6 | 申请日： | 2019-01-08 |
| 公开（公告）号： | CN109740748B | 公开（公告）日： | 2021-01-08 |
| 发明（设计）人： | 谢晓燕;辜振坤;山蕊;蒋林;王喜娟 | 申请（专利权）人： | 西安邮电大学 |
| 主分类号： | G06N3/063 | 分类号： | G06N3/063;G06N3/04 |
| 代理公司： | 北京易捷胜知识产权代理事务所(普通合伙) 11613 | 代理人： | 齐胜杰 |
| 地址： | 710121 陕西省*** | 国省代码： | 陕西;61 |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | 本发明提供一种基于FPGA的卷积神经网络加速器，包括：控制器、N路并行的运算处理单元、权值更新单元、偏置更新单元；控制器与每一路的运算处理单元连接，权值更新单元和偏置更新单元分别与控制器、每一路的运算处理单元连接；其中，控制器依据所述CNN的第m层结构，重构每一路的运算处理单元中各模块的连接关系以匹配第m层结构，并采用权值更新单元和偏置更新单元分别更新重构的运算处理单元的权值和偏置，以使重构的运算处理单元按照所述第m层结构的处理方式对信息进行处理。本实施例的加速器借助于对运算单元的重构，处理CNN网络中各层的操作，达到资源的重复利用，进而可满足嵌入式设备上实现CNN网络，且降低功耗。 | ||
| 搜索关键词： | 一种 基于 fpga 卷积 神经网络 加速器 | ||
【主权项】：
1.一种基于FPGA的卷积经网络加速器，其特征在于，包括：控制器、N路并行的运算处理单元、权值更新单元、偏置更新单元；所述控制器与每一路的运算处理单元连接，所述权值更新单元和所述偏置更新单元分别与所述控制器、每一路的运算处理单元连接；其中，N大于等于所述卷积神经网络CNN的第一层结构中并行的卷积核的数量；所述控制器依据所述CNN的第m层结构，重构每一路的运算处理单元中各模块的连接关系以匹配所述第m层结构，并采用权值更新单元和所述偏置更新单元分别更新重构的运算处理单元的权值和偏置，以使重构的运算处理单元按照所述第m层结构的处理方式对信息进行处理，所述m大于等于1，N大于1。
下载完整专利技术内容需要扣除积分，VIP会员可以免费下载。
该专利技术资料仅供研究查看技术是否侵权等信息，商用须获得专利权人授权。该专利全部权利属于西安邮电大学，未经西安邮电大学许可，擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作，请联系【客服】
本文链接：http://www.vipzhuanli.com/patent/201910015322.6/，转载请声明来源钻瓜专利网。
- 上一篇：运算方法、装置及相关产品
- 下一篇：高速全连接计算的硬件实现装置与方法
