[发明专利]基于FPGA的卷积神经网络IP核有效
| 申请号： | 201910038533.1 | 申请日： | 2019-01-16 |
| 公开（公告）号： | CN109784489B | 公开（公告）日： | 2021-07-30 |
| 发明（设计）人： | 常瀛修;廖立伟;曹健 | 申请（专利权）人： | 北京大学软件与微电子学院;常瀛修;廖立伟;曹健;于敦山 |
| 主分类号： | G06N3/08 | 分类号： | G06N3/08;G06N3/04;G06F9/30 |
| 代理公司： | 暂无信息 | 代理人： | 暂无信息 |
| 地址： | 102600 北*** | 国省代码： | 北京;11 |
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| 摘要： | 本发明公开了基于FPGA的卷积神经网络IP核，其目的是在现场可编程逻辑阵列(FPGA)上实现卷积神经网络的运算加速。本发明根据卷积神经网络的基本模型，其具体架构包含卷积运算IP核、池化运算IP核、全连接运算IP核、冒泡法卷积层、冒泡法池化层、全连接层、特征图存储模块和参数存储模块。本发明各类IP核支持不同规模的卷积神经网络构建，根据所需的网络模型，实例化不同种类和数量的IP核。通过实例化IP核构建不同的神经网络层，充分利用FPGA的并行性实现卷积神经网络运算加速。通过Verilog HDL语言设计IP核实现不同FPGA移植。本发明极大提升卷积神经网络运算速度和效率，降低其处理功耗。 | ||
| 搜索关键词： | 基于 fpga 卷积 神经网络 ip | ||
【主权项】：
1.基于FPGA的卷积神经网络IP核，其特征在于，具体IP核和组成模块包含卷积运算IP核、池化运算IP核、全连接运算IP核、冒泡法卷积层、冒泡法池化层、全连接层、特征图存储模块和参数存储模块；所述各IP核构成的神经网络层与参数存储模块和特征图存储模块内部互连，共同构成的硬件结构与所需的卷积神经网络算法结构保持一致。
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