[发明专利]FPGA设计电路图生成方法、装置、计算机设备及存储介质有效
| 申请号： | 201910113973.9 | 申请日： | 2019-02-14 |
| 公开（公告）号： | CN109800534B | 公开（公告）日： | 2020-03-10 |
| 发明（设计）人： | 刘奎;张青 | 申请（专利权）人： | 广东高云半导体科技股份有限公司 |
| 主分类号： | G06F30/392 | 分类号： | G06F30/392 |
| 代理公司： | 深圳众鼎专利商标代理事务所(普通合伙) 44325 | 代理人： | 黄章辉 |
| 地址： | 510000 广东省广*** | 国省代码： | 广东;44 |
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| 摘要： | 本发明公开一种FPGA设计电路图生成方法、装置、计算机设备及存储介质。该方法包括：获取用户设计网表，依据用户设计网表中的连接线遍历网表输入管脚、原始器件和网表输出管脚，获取目标二维网表；基于每一原始器件对应的器件类型、器件输入管脚和器件输出管脚，获取器件描述数据；基于器件描述数据确定标准显示区域；基于目标二维网表和标准显示区域，构建原始器件分布图；依据每一原始器件对应的连接线的数量，获取行间距和列间距；基于行间距、列间距和器件描述数据更新原始器件分布图，获取目标器件分布图；在目标器件分布图上相应位置生成对应的连接线，获取FPGA设计电路图。该方法可生成连线结构清晰、复杂度较低的设计电路图。 | ||
| 搜索关键词： | fpga 设计 电路图 生成 方法 装置 计算机 设备 存储 介质 | ||
【主权项】：
1.一种FPGA设计电路图生成方法，其特征在于，包括：获取用户设计网表，所述用户设计网表包括网表输入管脚、网表输出管脚、原始器件和连接线；依据所述连接线遍历所述网表输入管脚、所述原始器件和所述网表输出管脚，获取所述用户设计网表对应的目标二维网表；基于每一所述原始器件对应的器件类型、器件输入管脚和器件输出管脚，获取每一所述原始器件对应的器件描述数据；基于每一所述原始器件对应的器件描述数据，确定所述原始器件对应的器件显示区域，并基于所述器件显示区域确定标准显示区域；基于所述目标二维网表和所述原始器件对应的标准显示区域，构建原始器件分布图；依据所述原始器件分布图中的每一所述原始器件对应的连接线的数量，获取任意相邻两行的行间距和任意相邻两列的列间距；基于所述行间距、所述列间距和每一原始器件对应的器件描述数据，更新所述原始器件分布图，获取目标器件分布图；依据预设的连线规则在所述目标器件分布图上相应位置生成对应的连接线，获取FPGA设计电路图。
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