[发明专利]一种IEEE802.1AS时钟同步功能实现系统以及实现方法

摘要

本发明公开了一种IEEE802.1AS时钟同步功能实现系统以及实现方法。包括：收发数据存储模块，MAC发送控制模块，MAC接收控制模块，CRC校验模块，报文解析模块，时间戳生成模块，先入先出队列时间戳FIFO模块，RTC时钟模块，CPU模块和CPU接口模块。本发明方法步骤为：初始化配置时钟信息，识别报文信息，硬件生成时间戳，时间戳保存，根据时间戳计算时间偏差，时钟校正。本发明采用软硬件协同设计的方法，在fpga中利用软核设计CPU，报文的发送和接收，时间戳的生成和保存，本地时钟均由硬件完成，报文的解析，时间戳的读取，时钟偏差的计算均有软核CPU来完成。

主权项

1.一种IEEE802.1AS时钟同步功能实现系统，其特征在于，包括收发数据存储模块，MAC发送控制模块，MAC接收控制模块，CRC校验模块，报文解析模块，时间戳生成模块，先入先出队列时间戳FIFO模块，RTC时钟模块，CPU模块和CPU接口模块；收发数据存储模块的输出端与MAC发送控制模块的输入端相连；MAC接收控制模块的输出端与接收数据存储模块的输入端相连；MAC接收控制模块与外部输入端相连；MAC发送控制模块与外部输出端相连；CRC检验模块与MAC发送控制模块和MAC接收控制模块相连；MAC接收控制模块的输入端与接收报文解析模块的输入端相连；MAC发送控制模块的输出端与发送报文解析模块的输入端相连；报文解析模块的输出端与时间戳生成模块的输入端相连；时间戳生成模块的输出端与先入先出队列时间戳FIFO模块的输入端相连；RTC时钟模块的输出端与时间戳生成模块的输入端相连；CPU模块通过CPU接口模块与底层硬件相连；其中，收发数据存储模块为存储容量2K字节的双口RAM，接收和发送各有一个，分别存储将要发送的数据和接收到的未处理的数据；MAC发送控制模块读取发送RAM中的数据，封装成UDP数据，通过RGMII格式发送给外部的物理芯片；MAC接收控制模块，用于接收PHY层传递过来的以太网帧，校验接收到的帧是否出错，将正确接收的以太网帧提交给上层；CRC校验模块用于校验发送的数据是否符合格式以及校验接收的数据是否正确；报文解析模块用于检测接收和发送的报文是否为gPTP事件报文，如果是，则时间戳生成模块生成时间戳，存入FIFO中，如果不是，则不处理该信息；时间戳生成模块用于硬件打时间戳，发送和接收gPTP报文时，时间戳生成模块会自动打上时间戳；先入先出队列时间戳FIFO模块，用于缓存时间戳生成模块送入的有效时间戳，便于CPU读取并计算时间偏差；本地时钟模块，用于向时间戳生成模块提供精确的纳秒级时间；CPU模块用于读取报文中携带的时间戳信息，并读取FIFO中缓存的时间戳，计算时间偏差，对RTC时钟进行调节；CPU接口模块是CPU模块和底层硬件的接口，使CPU与硬件逻辑部分进行信息交互。