[发明专利]可变相位累加器电路结构的全数字锁相环及锁相控制方法

摘要

可变相位累加器电路结构的全数字锁相环及锁相控制方法，所述的全数字锁相环包括数字鉴相器模块、数字环路滤波器模块、缓冲寄存器和数控振荡器模块。数字环路滤波器模块和数控振荡器模块分别包括第一可变相位累加器、第二可变相位累加器，利用电子设计自动化技术完成各个模块电路的设计。通过采用可变相位累加器电路结构对全数字锁相环的电路结构进行优化，拓宽了全数字锁相环电路的锁相范围，提高了锁相频率，降低了系统的总功耗，并且不会增加FPGA芯片内部的逻辑资源。本发明具有锁相速度快、锁定频率范围宽、功耗低等优点，可将其作为锁相电路模块嵌入到不同的系统芯片中，具有十分广泛的用途。

主权项

1.可变相位累加器电路结构的全数字锁相环，其特征是：包括数字鉴相器模块、数字环路滤波器模块、缓冲寄存器和数控振荡器模块，利用电子设计自动化技术完成各个模块电路的设计；所述数字鉴相器模块包括过零检测器和第一寄存器，该数字鉴相器模块具有两个输入端和一个输出端，两个输入端分别为Fin信号输入端及Fout信号输入端，一个输出端为Q1信号输出端，数字鉴相器模块通过过零检测器检测Fin输入信号的上升沿到来时，第一寄存器对其Fout输入信号进行采样锁存，该锁存信号即为反映此时锁相环输入信号Fin与输出信号Fout之间的瞬时相位误差信号Q1；所述过零检测器由一位D触发器构成，具有两个输入端和两个输出端；所述第一寄存器由一组D触发器实现，具有两个输入端和一个输出端；过零检测器的第一输入端连接Fin输入信号，第二输入端连接系统时钟信号Clk，第一输出端分别与第一寄存器和缓冲寄存器的时钟信号clk连接，第二输出端与数字环路滤波器模块的clk连接；第一寄存器的第一输入端与过零检测器连接，第二输入端与数控振荡器模块连接，第一寄存器输出端的信号作为数字鉴相器模块输出的相位误差信号Q1；所述数字环路滤波器模块包括第一可变相位累加器和全加器，数字环路滤波器模块用于抑制全数字锁相环电路的输入噪声，并调节全数字锁相环电路的校正速度；所述数字环路滤波器模块在接收数字鉴相器模块输出的相位误差信号Q1并进行处理之后，产生用于控制数控振荡器模块频率和相位的控制码G；所述第一可变相位累加器包括分频器、第一内部累加器和可控计数器，第一内部累加器由第一全加器与寄存器构成，可控计数器由计数控制器和计数器构成；所述第一全加器具有两个输入端和一个输出端，第一全加器的第一输入端与寄存器连接，第二输入端与数字鉴相器模块连接，输出端与寄存器连接；所述寄存器具有两个输入端和一个输出端，寄存器的第一输入端与第一全加器连接，第二输入端与分频器的输出端连接，所述分频器的输入端与过零检测器的第二输出端连接，其中分频器的分频系数N1可调，所述寄存器的输出端分别与第一全加器、计数控制器连接；所述计数控制器的输入端与寄存器连接，输出端与计数器连接；所述计数器具有两个输入端和一个输出端，计数器的第一输入端与计数控制器连接，第二输入端与过零检测器的第二输出端连接；所述计数器的输出信号与寄存器的输出信号分别作为第一可变相位累加器输出信号的低位信号和高位信号；所述全加器具有两个输入端和一个输出端，第一输入端与第一可变相位累加器的输出端连接，第二输入端与数字鉴相器模块连接，输出端作为数字环路滤波器模块的输出信号即控制码G；所述数控振荡器模块包括第二可变相位累加器，所述第二可变相位累加器包括分频器、第二内部累加器和可控计数器，第二内部累加器由第二全加器与寄存器构成，可控计数器由计数控制器和计数器构成；所述第二全加器具有三个输入端和一个输出端，第二全加器的第一输入端与寄存器连接，第二输入端与缓冲寄存器的输出端连接，第三输入端与外部输入的锁相频率控制字J连接，输出端与寄存器连接；所述寄存器具有两个输入端和一个输出端，寄存器的第一输入端与第二全加器连接，第二输入端与分频器的输出端连接，所述分频器的输入端与系统时钟信号Clk连接，其中分频器的分频系数N2可调，所述寄存器的输出端分别与第二全加器、计数控制器连接；所述计数控制器的输入端与寄存器连接，输出端与计数器连接；所述计数器具有两个输入端和一个输出端，计数器的第一输入端与计数控制器连接，第二输入端与系统时钟信号Clk连接；所述计数器的输出信号与寄存器的输出信号分别作为第二可变相位累加器输出信号的低位信号和高位信号；所述数字鉴相器模块输出端的相位误差信号Q1分别与第一可变相位累加器的输入端和全加器的输入端连接，所述数字环路滤波器模块输出的控制码G与缓冲寄存器的输入端连接，缓冲寄存器将控制码G一并与外部输入的锁相频率控制字J共同输入至数控振荡器模块的输入端，数控振荡器模块的输出信号Fout为锁相环输出信号，并将其反馈到第一寄存器作为数字鉴相器模块的其中一个输入信号。