[发明专利]一种基于时间数字转换的低压差稳压电路

摘要

本发明公开了一种基于时间数字转换的低压差稳压电路，该电路包括：时间数字转换单元、控制单元、晶体管阵列和负载；本发明对模拟电压的采样原理进行改进，使用时间数字转换单元代替传统数字低压差稳压器的减法器与模数转换器部分，最大程度上避免了模拟电路对系统性能产生的影响。同时加入PID调节单元，有利于提高响应速度。本发明采用时间数字转换单元和PID控制单元代替传统数字低压差稳压器的模数转换器和桶形移位寄存器，能够有效减少系统中模拟电路所占比例，缩小电路所占面积，加快系统响应速度，提升稳压器性能。

主权项

1.一种基于时间数字转换的低压差稳压电路，其特征在于：该电路包括时间数字转换单元、控制单元、晶体管阵列和负载；所述的时间数字转换单元包含电容C，所述的电容C一端与单刀双掷开关S2的不动端相连，另一端与单刀双掷开关S1的不动端相连；所述的单刀双掷开关S2的两个动端分别与输出电压Vout和电源地GND相连，所述的单刀双掷开关S1的一个动端接入电压VIL，另一个动端与直流电流源I相连，所述的直流电流源I另一端与电源VDD相连；所述的单刀双掷开关S1的不动端与单刀双掷开关S3的一个动端相连，所述的单刀双掷开关S3的另外一个动端与电源地GND相连，所述的单刀双掷开关S3的不动端与D触发器FF1的时钟端相连，所述的D触发器FF1的输入端与缓冲器B1的输出端相连，所述的缓冲器B1的输入端与开关S4相连，所述的开关S4另一端与电源VDD相连；所述的缓冲器B1的输出端与缓冲器B2相连，所述的缓冲器B2的输出端与缓冲器B3的输入端相连，将n个缓冲器以此方式进行级联，所述的缓冲器D1、D2、D3及Dn的输出端分别与D触发器FF1、FF2、FF3及FFn的输入端相连，所述的n个D触发器的时钟端均与单刀双掷开关S3的不动端相连，所述的n个D触发器的输出端并行接入控制单元；所述的控制单元包括数字减法器U1和数字PID控制单元U2，所述的数字减法器U1的减数输入端与D触发器FF1、FF2及FFn的输出端相连，被减数输入端接入数字参考电压Vref，输出端与PID控制单元U2的输入端相连，所述的PID控制单元U2以并行的方式与晶体管阵列相连；所述的晶体管阵列由n个PMOS晶体管组成，每一个晶体管的栅极分别与PID控制单元U2输出端的不同位相连，所述的n个晶体管的源极与输入电压Vin相连，漏极与输出电压Vout以及负载相连。