[发明专利]具有屏蔽栅的沟槽栅器件的制造方法在审
| 申请号： | 201910188430.3 | 申请日： | 2019-03-13 |
| 公开（公告）号： | CN110034182A | 公开（公告）日： | 2019-07-19 |
| 发明（设计）人： | 杨毓龙;陈正嵘;沈浩峰 | 申请（专利权）人： | 上海华虹宏力半导体制造有限公司 |
| 主分类号： | H01L29/423 | 分类号： | H01L29/423;H01L21/336;H01L29/78 |
| 代理公司： | 上海浦一知识产权代理有限公司 31211 | 代理人： | 郭四华 |
| 地址： | 201203 上海市浦东*** | 国省代码： | 上海;31 |
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| 摘要： | 本发明公开了一种具有屏蔽栅的沟槽栅器件的制造方法，包括步骤：步骤一、在第一外延层中形成栅极沟槽；步骤二、在栅极沟槽内侧表面以及外部表面形成第一介质层；在栅极沟槽中完全填充第一层多晶硅；步骤三、刻蚀形成顶部沟槽，包括分步骤：步骤31、进行第一次多晶硅干法刻蚀；步骤32、进行第一次介质层湿法刻蚀以去除顶部沟槽内的部分第一介质层的厚度；步骤33、进行第二次多晶硅干法刻蚀以形成屏蔽多晶硅；步骤34、进行第二次介质层湿法刻蚀以去除顶部沟槽侧面的剩余的第一介质层并形成顶部沟槽；步骤四、在顶部沟槽中形成沟槽栅。本发明能同时降低栅源电容和栅漏电容并从而能降低输入电容。 | ||
| 搜索关键词： | 介质层 多晶硅 栅极沟槽 沟槽栅 干法刻蚀 湿法刻蚀 屏蔽栅 去除 沟槽侧面 内侧表面 输入电容 外部表面 栅漏电容 栅源电容 第一层 外延层 屏蔽 刻蚀 填充 制造 | ||
【主权项】：
1.一种具有屏蔽栅的沟槽栅器件的制造方法，其特征在于，包括如下步骤：步骤一、提供第一外延层，采用光刻刻蚀工艺在所述第一外延层的栅极形成区域中形成栅极沟槽；步骤二、在所述栅极沟槽底部表面和侧壁表面形成第一介质层，所述第一介质层也延伸到所述栅极沟槽外部表面；在形成有所述第一介质层的所述栅极沟槽中完全填充第一层多晶硅，所述第一层多晶硅的表面和所述栅极沟槽外的所述第一介质层表面相平；步骤三、对所述栅极沟槽顶部的所述第一层多晶硅和所述第一介质层进行刻蚀形成顶部沟槽，包括如下分步骤：步骤31、进行第一次多晶硅干法刻蚀，所述第一次多晶硅干法刻蚀后的所述第一层多晶硅的顶部表面高于所要形成的所述顶部沟槽的底部表面；步骤32、进行第一次介质层湿法刻蚀，所述第一次介质层湿法刻蚀去除所述顶部沟槽侧面的部分所述第一介质层的厚度；步骤33、进行第二次多晶硅干法刻蚀，以所述第二次多晶硅干法刻蚀后的所述第一层多晶硅作为屏蔽多晶硅，所述屏蔽多晶硅的顶部表面等于所要形成的所述顶部沟槽的底部表面；步骤34、进行第二次介质层湿法刻蚀，所述第二次介质层湿法刻蚀去除所述顶部沟槽侧面的剩余的所述第一介质层并形成所述顶部沟槽，以所述第二次介质层湿法刻蚀后的所述第一介质层作为屏蔽介质层，所述屏蔽介质层的顶部表面低于所述屏蔽多晶硅的顶部表面，通过在所述第二次多晶硅干法刻蚀完成之前减少所述顶部沟槽侧面的剩余的所述第一介质层的厚度来降低所述第二次介质层湿法刻蚀的时间，从而降低所述屏蔽介质层的顶部表面和所述屏蔽多晶硅的顶部表面的高度差；步骤四、在所述顶部沟槽中形成沟槽栅。
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