[发明专利]严格访问及采样时间的分布式外围总线系统及其控制方法有效
| 申请号： | 201910192896.0 | 申请日： | 2019-03-14 |
| 公开（公告）号： | CN109976272B | 公开（公告）日： | 2021-08-31 |
| 发明（设计）人： | 朱磊 | 申请（专利权）人： | 朱磊 |
| 主分类号： | H04L12/407 | 分类号： | H04L12/407 |
| 代理公司： | 深圳市舜立知识产权代理事务所(普通合伙) 44335 | 代理人： | 侯艺 |
| 地址： | 100085 北京市*** | 国省代码： | 北京;11 |
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| 摘要： | 本发明公开了一种严格访问及采样时间的分布式外围总线系统及其控制方法，该系统包括一个单总线主站和至少一个总线从站；其系统的物理层采用双冗余的低电压差分信号(LVDS)总线技术；其数据链路层采用实现FASTDP‑BUS链路协议的现场可编程门阵列(FPGA)或FASTDP‑BUS协议控制芯片实现，所述FASTDP‑BUS协议控制芯片采用专用集成电路(ASIC)方式实现；其应用层采用FASTDP‑BUS应用层协议规范，并通过工业标准体系结构(ISA)总线将FPGA或FASTDP‑BUS控制芯片映射到内部地址空间的CPU实现。采用本发明，能够有效提升基于总线的数据访问时间确定性、模拟量采样的时间确定性，同时简化总线数据机制。 | ||
| 搜索关键词： | 严格 访问 采样 时间 分布式 外围 总线 系统 及其 控制 方法 | ||
【主权项】：
1.一种严格的访问及采样时间的分布式外围总线系统，其特征在于，包括：一个单总线主站和至少一个总线从站；其系统的物理层采用双冗余的低电压差分信号LVDS总线技术；其数据链路层采用实现FASTDP‑BUS链路协议的现场可编程门阵列FPGA或FASTDP‑BUS协议控制芯片实现，所述FASTDP‑BUS协议控制芯片采用专用集成电路ASIC方式实现；其应用层采用FASTDP‑BUS应用层协议规范，并通过工业标准体系结构ISA总线将FPGA或FASTDP‑BUS控制芯片映射到内部地址空间的CPU实现。
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