[发明专利]一种串行解串器的硬件架构在审
| 申请号： | 201910259465.1 | 申请日： | 2019-04-02 |
| 公开（公告）号： | CN110008157A | 公开（公告）日： | 2019-07-12 |
| 发明（设计）人： | 彭晓宏;唐昊南;耿淑琴;侯立刚;王森;王雨;张哲 | 申请（专利权）人： | 北京工业大学 |
| 主分类号： | G06F13/38 | 分类号： | G06F13/38;G06F13/42 |
| 代理公司： | 北京思海天达知识产权代理有限公司 11203 | 代理人： | 沈波 |
| 地址： | 100124 *** | 国省代码： | 北京;11 |
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| 摘要： | 本发明公开了一种串行解串器的硬件架构，此架构包括串行器以及解串器，其中串行器由FIFO模块、串行编码模块、串行转换模块构成；解串器由FIFO模块、解串译码模块、串行接收器模块构成；外部低速设备的并行数据经由串行器被发送到串行高速数据总线上，然后被解串器接收，转换成并行数据发送给另一端的低速设备，实现点对点的串行通信。本发明中的FIFO模块中使用两组寄存器，一组用来进行二进制计数，另一组用于寄存二进制转换而成的格雷码。这种设计方法虽然增加了寄存器的数目，但是与传统FIFO相比可以减少格雷码转换成二进制所需的组合逻辑，而且提高了系统的运行频率。 | ||
| 搜索关键词： | 串行器 解串器 二进制 串行解串器 低速设备 硬件架构 寄存器 转换成并行数据 串行转换模块 高速数据总线 串行接收器 二进制转换 格雷码转换 并行数据 串行编码 串行通信 译码模块 运行频率 组合逻辑 点对点 格雷码 寄存 解串 两组 架构 外部 | ||
【主权项】：
1.一种串行解串器的硬件架构，其特征在于：此硬件架构包括串行器以及解串器，其中串行器由FIFO模块、串行编码模块和串行转换模块构成；解串器由FIFO模块、解串译码模块、串行接收器模块构成；外部低速设备的并行数据经由串行器被发送到串行高速数据总线上，然后被解串器接收，转换成并行数据发送给另一端的低速设备，实现点对点的串行通信。
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