[发明专利]差分式非易失性内存电路有效
| 申请号： | 201910307644.8 | 申请日： | 2019-04-17 |
| 公开（公告）号： | CN110390967B | 公开（公告）日： | 2021-06-01 |
| 发明（设计）人： | 柏正豪;杨政德 | 申请（专利权）人： | 力旺电子股份有限公司 |
| 主分类号： | G11C7/10 | 分类号： | G11C7/10;G11C7/12 |
| 代理公司： | 北京市柳沈律师事务所 11105 | 代理人： | 王珊珊 |
| 地址： | 中国台湾新*** | 国省代码： | 台湾;71 |
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| 摘要： | 一种差分式非易失性内存电路。差分式非易失性内存电路包括差分式感测电路、差分数据线对、内存晶包数组以及差分位线对。差分式感测电路具有差分输入端对以及差分输出端对。差分数据线对电性连接至差分式感测电路的差分输入端对。内存晶包数组具有至少一个差分式非易失性内存晶胞，用以存储数据。差分位线对电性连接在内存晶包数组与差分数据线对之间。在内存晶包数组的读取操作阶段，当差分式感测电路的差分输出端对的逻辑状态开始不同时，差分数据线对与差分式感测电路断开连接。 | ||
| 搜索关键词： | 分式 非易失性 内存 电路 | ||
【主权项】：
1.一种差分式非易失性内存电路，其特征在于，包括：差分式感测电路，具有差分输入端对以及差分输出端对；差分数据线对，电性连接至所述差分式感测电路的所述差分输入端对；内存晶包数组，具有至少一个差分式非易失性内存晶胞，用以存储数据；以及差分位线对，电性连接在所述内存晶包数组与所述差分数据线对之间，其中在所述内存晶包数组的读取操作阶段，当所述差分式感测电路的所述差分输出端对的逻辑状态开始不同时，所述差分数据线对与所述差分式感测电路断开连接。
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