[发明专利]一种数字定时器拓扑结构及其控制方法有效
申请号: | 201910329764.8 | 申请日: | 2019-04-23 |
公开(公告)号: | CN110086472B | 公开(公告)日: | 2023-03-07 |
发明(设计)人: | 黄征;郭文娟;姚景梅;尹号 | 申请(专利权)人: | 西安微电子技术研究所 |
主分类号: | H03M1/50 | 分类号: | H03M1/50 |
代理公司: | 西安通大专利代理有限责任公司 61200 | 代理人: | 徐文权 |
地址: | 710065 陕西*** | 国省代码: | 陕西;61 |
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摘要: | 本发明公开了一种数字定时器拓扑结构及其控制方法,拓扑结构包括多个D触发器、与非门G1、与非门G2及与非门G3;与非门G2的输出端与第一D触发器U1的复位端连接,第一D触发器U1的控制端与非门G1的输出端连接,与非门G1的第一输入端与最后一D触发器的反相位输出端连接,与非门G1的第二输入端与第二D触发器U2的同相位输出端连接;第二D触发器U2至最后一个D触发器的控制端均与VDD端连接;与非门G3的第一输入端与第一D触发器U1的反相位输出端连接,与非门G3的第二输入端与第二D触发器U2的反相位输出端连接。将此种定时器应用在I/F转换电路中,显著提高I/F转换电路的线性度,降低电路功耗,并增大电路的转换量程。 | ||
搜索关键词: | 一种 数字 定时器 拓扑 结构 及其 控制 方法 | ||
【主权项】:
1.一种数字定时器拓扑结构,其特征在于,包括多个D触发器、与非门G1、与非门G2及与非门G3;多个D触发器的时钟信号输入端均连接时钟CP,多个D触发器中前一个D触发器的同相位输出端均与下一个D触发器的触发信号输入端连接,最后一D触发器的同相位输出端同时连接与非门G2的两个输入端;与非门G2的输出端与第一D触发器U1的复位端连接,第一D触发器U1的控制端连接与非门G1的输出端,与非门G1的第一输入端与最后一D触发器的反相位输出端连接,与非门G1的第二输入端与第二D触发器U2的同相位输出端连接;第二D触发器U2至最后一个D触发器的控制端均与VDD端连接;与非门G3的第一输入端与第一D触发器U1的反相位输出端连接,与非门G3的第二输入端与第二D触发器U2的反相位输出端连接。
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