[发明专利]一种快速响应的动态锁存比较器

摘要

本发明公开了一种快速响应的动态锁存比较器，应用的技术领域是逐次逼近模数转换器。本发明的特征在于，提高复位时的比较器输出电压，有效提高比较器响应速度；因而本发明技术方案为一种快速响应的动态锁存比较器，该比较器包括：预放大结构和锁存结构。本发明提出的动态锁存比较器相比，本发明提出的动态锁存比较器响应时间更快。

主权项

1.一种快速响应的动态锁存比较器，该比较器包括：预放大结构和锁存结构，其中：预放大结构包括：两个PMOS管：第一PMOS管(M7)、第二PMOS管(M8)；四个NMOS管：第一NMOS管(M1)、第二NMOS管(M4)、第三NMOS管(M5)、第四NMOS管(M6)、电容Cc、第一寄生电容、第二寄生电容；其中：第一PMOS管(M7)漏极接第三NMOS管(M5)漏极，第一PMOS管(M7)的栅极输入时钟信号(CLK)，第一PMOS管(M7)的源极输入VDD信号，第三NMOS管(M5)的栅极接所述第一全差分输入信号(VIP)，而第三NMOS管(M5)的漏极接第一寄生电容并且作为第一输出端XP，所述第一寄生电容另一端接地；第三NMOS管(M5)源极接第二NMOS管(M4)的漏极，第二NMOS管(M4)源极接第一NMOS管(M1)的漏极，第一NMOS管(M1)的源极接地，第一NMOS管(M1)的栅极接时钟CLKN，所述第二NMOS管(M4)源极与第一NMOS管(M1)漏极的共节点连接电容Cc的一端，电容Cc的另一端接地；改变在复位状态使第二NMOS管(M4)漏极电压从而构成低功耗预防大电路结构；所述第一PMOS管(M7)、第二PMOS管(M8)的源级都与电源电压(VDD)相连；第二PMOS管(M8)漏级接第四NMOS管(M6)的漏级，第二PMOS管(M8)的栅极输入时钟信号(CLK)，第二PMOS管(M8)的源极输入VDD信号，第四NMOS管(M6)的栅极接所述第一全差分输入信号(VIN)，而第四NMOS管(M6)的漏极接第二寄生电容并且作为第二输出端XN，所述第二寄生电容另一端接地；第四NMOS管(M6)源极接第二NMOS管(M4)的漏极；所述锁存结构，含有降低响应时间电路和锁存输出电路，其中：降低响应时间电路，含有：八个PMOS管：第三PMOS管(M2d)、第四PMOS管(M2f)、第五PMOS管(M2g)、第六PMOS管(M2h)、第七PMOS管(M3d)、第八PMOS管(M3f)、第九PMOS管(M3g)和第十PMOS管(M3h)；八个NMOS管：第五NMOS管(M2a)、第六NMOS管(M2b)、第七NMOS管(M2c)、第八NMOS管(M2e)、第九NMOS管(M3a)、第十NMOS管(M3b)、第十一NMOS管(M3c)以及第十二NMOS管(M3e)，其中：所述降低响应时间电路：第一降低响应时间输入信号(XP)子电路，第二降低响应时间输入信号(NP)子电路，其中：第一降低响应时间输入信号(XP)子电路为：所述第五NMOS管(M2a)的源极接地，栅极作为第一输出端XP，然后依次串联第七NMOS管(M2c)、第四PMOS管(M2f)、第六PMOS管(M2h)；所述第六NMOS管(M2b)的源极接地，漏极接第三PMOS管(M2d)的漏极，第六NMOS管(M2b)的栅极连接第五NMOS管(M2a)与第七NMOS管(M2c)的共节点；第七NMOS管(M2c)的栅极连接第六NMOS管(M2b)与第三PMOS管(M2d)的共接点的同时连接第三PMOS管(M2d)的栅极；所述第八NMOS管(M2e)的源极接地，漏极连接第五PMOS管(M2g)的漏极；第五PMOS管(M2g)的栅极与漏极共接后连接第六PMOS管(M2h)与第四PMOS管(M2f)的共接点，第五PMOS管(M2g)源极、第三PMOS管(M2d)的源极、第六PMOS管(M2h)的源极共接；所述第六PMOS管(M2h)的栅极作为第一输出端XP；第二降低响应时间输入信号(NP)子电路为：所述第九NMOS管(M3a)的源极接地，栅极接第一输出端XN，然后依次串联第十一NMOS管(M3c)、第八PMOS管(M3f)、第十PMOS管(M3h)；所述第十NMOS管(M3b)的源极接地，漏极接第七PMOS管(M3d)的漏极，第十NMOS管(M3b)的栅极连接第九NMOS管(M3a)与第十一NMOS管(M3c)的共节点；第十一NMOS管(M3c)的栅极连接第十NMOS管(M3b)与第七PMOS管(M3d)的共接点的同时连接第七PMOS管(M3d)的栅极；所述第十二NMOS管(M3e)的源极接地，漏极连接第九PMOS管(M3g)的漏极；第九PMOS管(M3g)的栅极与漏极共接后连接第十PMOS管(M3h)与第八PMOS管(M3f)的共接点，第九PMOS管(M3g)源极、第七PMOS管(M3d)的源极、第十PMOS管(M3h)的源极共接；所述第十PMOS管(M3h)的栅极连接第一输出端XN；所述锁存输出电路包括：三个PMOS管：第十一PMOS管(M9f)和第十二PMOS管(M9g)，第十三PMOS管(M9d)；四个NMOS管：第十三NMOS管(M9a)、第十四NMOS管(M9b)、第十五NMOS管(M9c)和第十六NMOS管(M9e)，其中：第十三NMOS管(M9a)的源极、第十四NMOS管(M9b)的源极、第十五NMOS管(M9c)的源极和第十六NMOS管(M9e)的源极共同接地，所述第十三NMOS管(M9a)的漏极、第十四NMOS管(M9b)的漏极、第十五NMOS管(M9c)的栅极共同接作为最终的输出端(OUTN)，第十四NMOS管(M9b)的栅极、第十五NMOS管(M9c)的漏极、第十六NMOS管(M9e)的漏极共同接作为最终的输出端(OUTP)；所述第十四NMOS管(M9b)的栅极连接第十一PMOS管(M9f)的栅极，所述第十四NMOS管(M9b)的漏极连接第十一PMOS管(M9f)的漏极；所述第十五NMOS管(M9c)的漏极连接第十二PMOS管(M9g)的漏极，所述第十一PMOS管(M9f)的源极、第十二PMOS管(M9g)的源极、第十三PMOS管(M9d)的漏极共接；所述第十三PMOS管(M9d)的栅极接时钟CLK，源极接VDD；所述第十三NMOS管(M9a)的栅极连接第七NMOS管(M2c)与第四PMOS管(M2f)的共节点，所述第十六NMOS管(M9e)的栅极连接第十一NMOS管(M3c)与第八PMOS管(M3f)的共节点；所述第十一PMOS管(M9f)的源极与第十PMOS管(M3h)的源极连接；所述预放大结构的第一输出端(XP)与第一降低响应时间输入信号(XP)子电路中的第一输出端XP连接，所述预放大结构的第二输出端(XN)与第二降低响应时间输入信号(XN)子电路中的第二输出端XN连接。