[发明专利]一种集成结构的制备方法以及由此得到的铜互连线与介质层集成结构在审
| 申请号： | 201910339548.1 | 申请日： | 2019-04-25 |
| 公开（公告）号： | CN110112095A | 公开（公告）日： | 2019-08-09 |
| 发明（设计）人： | 黄亚敏;董业民 | 申请（专利权）人： | 中国科学院上海微系统与信息技术研究所 |
| 主分类号： | H01L21/768 | 分类号： | H01L21/768 |
| 代理公司： | 上海智信专利代理有限公司 31002 | 代理人： | 宋丽荣 |
| 地址： | 200050 *** | 国省代码： | 上海;31 |
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| 摘要： | 本发明涉及一种集成结构的制备方法，包括以下步骤：S1，在半导体衬底上，经过单大马士革工艺首先形成包括第一铜互连线和第一介质层的单镶嵌式复合层；S2，通过等离子刻蚀去除部分第一介质层，露出第一铜互连线的顶部，第一铜互连线之间的第一介质层下沉形成第一介质层凹槽；S3，沿着第一介质层凹槽和凸起的第一铜互连线沉积覆盖层，形成第一凹槽式覆盖层。本发明还提供根据上述的制备方法得到的铜互连线与介质层集成结构。本发明通过凹槽式覆盖层形成集成结构，其中，铜互连线的顶部被更好地包覆了绝缘层，因此有效地降低了电场作用下，电流密度的尖端聚集效应，有效改善铜互连线顶端之间的电场强度分布。 | ||
| 搜索关键词： | 铜互连线 介质层 集成结构 覆盖层 制备 凹槽式 绝缘层 电场强度分布 单大马士革 等离子刻蚀 电场作用 复合层 镶嵌式 有效地 包覆 衬底 去除 凸起 沉积 下沉 半导体 | ||
【主权项】：
1.一种集成结构的制备方法，其特征在于，包括以下步骤：S1，在半导体衬底上，经过单大马士革工艺首先形成包括第一铜互连线和第一介质层的单镶嵌式复合层；S2，通过等离子刻蚀去除部分第一介质层，露出第一铜互连线的顶部，第一铜互连线之间的第一介质层下沉形成第一介质层凹槽；S3，沿着第一介质层凹槽和凸起的第一铜互连线沉积覆盖层，形成第一凹槽式覆盖层。
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H01 基本电气元件
H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
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