[发明专利]高速缓存线转储清除操作的选择性执行在审
| 申请号： | 201910457445.5 | 申请日： | 2019-05-29 |
| 公开（公告）号： | CN110661768A | 公开（公告）日： | 2020-01-07 |
| 发明（设计）人： | V.苏霍姆利诺夫;K.多希 | 申请（专利权）人： | 英特尔公司 |
| 主分类号： | H04L29/06 | 分类号： | H04L29/06;G06F3/06 |
| 代理公司： | 72001 中国专利代理(香港)有限公司 | 代理人： | 周学斌;申屠伟进 |
| 地址： | 美国加利*** | 国省代码： | 美国;US |
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| 摘要： | 本公开涉及高速缓存线转储清除操作的选择性执行，并且涉及包括选择性地启用/禁用高速缓存线转储清除（CLFLUSH）操作的高速缓存操作存储电路的系统和方法。高速缓存操作存储电路还可以选择性地用一个或多个代替操作来代替CLFLUSH操作，该代替操作提供类似的功能但是有益且有利地防止攻击者在基于时序的侧信道攻击（例如Spectre或Meltdown）期间将处理器高速缓存电路置于已知状态。高速缓存操作存储电路包括：模型特定寄存器（MSR），其包含被用来确定是否启用/禁用CLFLUSH功能的信息。高速缓存操作存储电路可以包括：模型特定寄存器（MSR），其包含下述信息：该信息被用来选择适当的代替操作（诸如高速缓存线降级（CLDEMOTE）和/或高速缓存线写回（CLWB））以选择性地代替CLFLUSH操作。 | ||
| 搜索关键词： | 高速缓存线 操作存储 高速缓存 电路 寄存器 禁用 转储 高速缓存电路 选择性执行 防止攻击 信道攻击 已知状态 时序 处理器 写回 降级 | ||
【主权项】：
1.一种CPU高速缓存指令替代系统，其包括：/n处理器电路；/n处理器高速缓存电路，其耦合到所述处理器电路；/n高速缓存操作存储电路；以及/n包括机器可读指令的非暂时性存储设备，所述机器可读指令在被执行时使所述处理器电路在接收到高速缓存线转储清除（CLFLUSH）操作时：/n检测所述CLFLUSH操作的请求方；以及/n基于检测到的CLFLUSH操作的请求方，促使执行下述各项中的至少一个：/nCLFLUSH操作；或者/n从所述高速缓存操作存储电路中选择的代替所述CLFLUSH操作的一个或多个替换操作。/n
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