[发明专利]一种基于RRAM的非易失性8位Booth乘法器

摘要

本发明公开了一种基于RRAM的非易失性8位Booth乘法器，该乘法器采用RRAM存储乘数的Booth编码，主要包括部分积产生模块，Wallace加法树和加法链。本发明的一种基于RRAM的非易失性8位Booth乘法器与现有技术相比，在速度，功耗，面积方面都有所改进。本发明的乘法器有以下优点：数据密度更高；功耗少，面积小；读写功耗和漏电功耗少；乘数B的配置信息掉电不会丢失；可靠性高，上电速度快。由于乘法是数据密集型应用中的基本算术操作，所以本发明的乘法器可以被应用到多种类型的计算系统中。

主权项

1.一种基于RRAM的非易失性8位Booth乘法器，其特征在于，采用RRAM存储乘数的Booth编码，该乘法器主要包括部分积产生模块，Wallace加法树和加法链，所述的部分积产生模块结合了Booth编码器以及部分积模块，该模块具体包括RRAM阵列以及读取电路，所述的RRAM阵列由多个元胞构成，所述的元胞由4个1T1R的存储单元组成，元胞中的NMOS用于接受被乘数A及其补码的1位输入，元胞中的RRAM用于存储乘数B的Booth编码，所述的元胞用于存储1个部分积中的1位；所述的读取电路由电容充/放电电路以及动态锁存比较器构成，用于读取RRAM阵列所产生的部分积数据；所述的电容充/放电电路包含1个充电回路和1个放电回路，充电回路包含1个用来充电的开关NMOS和1个对应的参考电源，放电回路包含1个用来控制放电的开关NMOS以及1个用来消除电荷注入效应以及时钟馈通效应的虚拟晶体管，且放电回路与RRAM阵列中的任一条位线连接；所述的Wallace加法树主要由简化的4‑2压缩器、2位全加器以及1位全加器组成，用于对部分积数据进行相加；所述简化的1位全加器的设计方法具体为：根据部分积模块的输出结果，1位全加器包括3种输入情况：00、01、10，根据1位全加器的真值表得到对应的卡诺图，再经过化简可得到相应的逻辑方程及原理图；依次可类推简化的4‑2压缩器和2位全加器；所述的加法链为曼切斯特进位链，用于最后一级的相加。