[发明专利]堆叠式环栅纳米片CMOS器件结构及其制造方法在审
| 申请号： | 201910500728.3 | 申请日： | 2019-06-11 |
| 公开（公告）号： | CN110246806A | 公开（公告）日： | 2019-09-17 |
| 发明（设计）人： | 殷华湘;叶甜春;张青竹;姚佳欣 | 申请（专利权）人： | 中国科学院微电子研究所 |
| 主分类号： | H01L21/8238 | 分类号： | H01L21/8238;H01L27/092 |
| 代理公司： | 北京兰亭信通知识产权代理有限公司 11667 | 代理人： | 赵永刚 |
| 地址： | 100029 *** | 国省代码： | 北京;11 |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | 本发明提供一种堆叠式环栅纳米片CMOS器件的制造方法，包括：提供衬底，衬底的一侧具有支撑部，沿支撑部的延伸方向在支撑部上交替层叠设置牺牲层与沟道层，支撑部、牺牲层与沟道层构成鳍结构，NMOS使用第一材料的沟道层，PMOS使用第二材料的沟道层，且各自的沟道层同为对方的牺牲层，第二材料的空穴迁移率大于第一材料的空穴迁移率；形成跨鳍结构的假栅叠层，在位于假栅叠层两侧的鳍结构中形成源/漏区；通过选择性腐蚀工艺，依次去除NMOS/PMOS的假栅叠层以及其所覆盖的牺牲层，以使沟道层中位于源/漏区之间的部分表面裸露，具有裸露表面的沟道层构成纳米片阵列；绕纳米片阵列中各纳米片的外周形成栅叠层结构。 | ||
| 搜索关键词： | 沟道层 牺牲层 纳米片 鳍结构 叠层 假栅 空穴迁移率 纳米片阵列 第二材料 第一材料 支撑 源/漏区 堆叠式 衬底 环栅 选择性腐蚀工艺 栅叠层结构 表面裸露 交替层叠 裸露表面 去除 外周 制造 延伸 覆盖 | ||
【主权项】：
1.一种堆叠式环栅纳米片CMOS器件的制造方法，其特征在于，包括：提供衬底，衬底的一侧具有支撑部，沿支撑部的延伸方向在支撑部上交替层叠设置牺牲层与沟道层，支撑部、牺牲层与沟道层构成鳍结构，其中，NMOS使用第一材料的沟道层，PMOS使用第二材料的沟道层，且各自的沟道层同为对方的牺牲层，第二材料的空穴迁移率大于第一材料的空穴迁移率；形成跨鳍结构的假栅叠层，在位于假栅叠层两侧的鳍结构中形成源/漏区；通过选择性腐蚀工艺，依次去除NMOS/PMOS的假栅叠层以及其所覆盖的牺牲层，以使沟道层中位于源/漏区之间的部分表面裸露，具有裸露表面的沟道层构成纳米片阵列；绕纳米片阵列中各纳米片的外周形成栅叠层结构。
下载完整专利技术内容需要扣除积分，VIP会员可以免费下载。
该专利技术资料仅供研究查看技术是否侵权等信息，商用须获得专利权人授权。该专利全部权利属于中国科学院微电子研究所，未经中国科学院微电子研究所许可，擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作，请联系【客服】
本文链接：http://www.vipzhuanli.com/patent/201910500728.3/，转载请声明来源钻瓜专利网。
- 同类专利
- 专利分类
H01 基本电气元件
H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
