[发明专利]基于systolic阵列的SCNN推理加速装置、处理器及计算机设备

摘要

本发明公开了一种基于systolic阵列的SCNN推理加速装置、处理器及计算机设备，本发明的SCNN推理加速装置包括systolic阵列和后处理单元，systolic阵列包括脉冲缓存、权值缓存、systolic控制器、处理单元阵列，用于脉冲与权值点积，后处理单元包括膜电位更新与脉冲产生模块、脉冲累积与最大池化模块、结果缓存、后处理机制控制器。本发明能高效利用片上数据、减少片外访存压力，能够对SCNN卷积层、池化层推理过程进行加速，具有计算密度大、吞吐率高、支持流水并行的特点，能够减少不必要的片外数据搬移，最大限度的利用片上数据，实现对卷积层、池化层推理的硬件加速。

主权项

1.一种基于systolic阵列的SCNN推理加速装置，其特征在于，包括systolic阵列（1）和后处理单元（2），所述systolic阵列（1）包括：脉冲缓存（IB），用于输入脉冲缓存；权值缓存（WB），用于权值缓存；systolic控制器（systolic_ctrl），用于控制systolic阵列行为；处理单元阵列（PEs），用于脉冲与权值点积；所述后处理单元（2）包括：膜电位更新与脉冲产生模块（MU&SG），用于膜电位更新及脉冲产生；脉冲累积与最大池化模块（SA&MP），用于同一神经元的脉冲缓存以及池化操作；结果缓存（RB），用于结果脉冲缓存；后处理机制控制器（post_ctrl），用于控制后处理机制行为；所述systolic控制器（systolic_ctrl）的控制输出端分别与脉冲缓存（IB）、权值缓存（WB）以及处理单元阵列（PEs）相连，所述脉冲缓存（IB）、权值缓存（WB）的输出端分别与处理单元阵列（PEs）的输入端相连，所述处理单元阵列（PEs）的输出端与后处理单元（2）的输入端相连；所述膜电位更新与脉冲产生模块（MU&SG）、脉冲累积与最大池化模块（SA&MP）、结果缓存（RB）依次相连且其控制端均与后处理机制控制器（post_ctrl）相连，所述膜电位更新与脉冲产生模块（MU&SG）根据处理单元阵列（PEs）的输出结果进行膜电位更新及脉冲产生，所述脉冲累积与最大池化模块（SA&MP）对膜电位更新与脉冲产生模块（MU&SG）输出的同一神经元的脉冲缓存以及池化操作，所述结果缓存（RB）用于将脉冲累积与最大池化模块（SA&MP）的输出缓存输出。