[发明专利]两通道正交镜像滤波器组的多相结构及其系数设计方法

摘要

本发明公开了两通道正交镜像滤波器组的多相结构及其系数设计方法。目前已知的两通道QFMB设计方法大多都是对原型滤波器系数的优化设计，在降低QMFB结构的硬件实施复杂度上并未有太多关注。本发明两通道正交镜像滤波器组的多相结构，包括H0,M(z)模块、q个模块、模块连接部分、1个总输入端口Input、总输出端口Output0和总输出端口Output1。本发明提供的两通道QMFB分析滤波器组部分的多相结构，将传统的QMFB原型滤波器系数变换为外插脉冲响应滤波器的形式，并采用LU分解，使得系数中有更多的0和1，节省了乘法器和加法器资源。

主权项

1.两通道正交镜像滤波器组的多相结构，其特征在于：包括H_0,M(z)模块、q个模块、模块连接部分、1个总输入端口Input、总输出端口Output0和总输出端口Output1；模块包括1个乘加复用单元、1个X_i偶数单元和1个X_i奇数单元；X_i偶数单元包括乘法器x_i,2、乘法器x_i,4、……、乘法器x_i,d、d‑2个延时为t的延时器和d‑2个加法器，t＝2T；乘法器x_i,2、乘法器x_i,4、……、乘法器x_i,d的输入端均与总输入端口Input相连接；乘法器x_i,2、乘法器x_i,4、……、乘法器x_i,d的输出信号依次通过d/2‑1个加法器叠加输出至端口K_i0；乘法器x_i,d、乘法器x_i,d‑2、……、乘法器x_i,2的输出信号依次通过d/2‑1个加法器叠加输出至延时为(Rd+2M)T的延时器1_i，延时器1_i输出至端口I_i1；X_i偶数单元内各加法器的输入端处均设置有延时为t的延时器；X_i奇数单元包括乘法器x_i,1、乘法器x_i,3、……、乘法器x_i,d‑1、d‑2个延时为t的延时器和d‑2个加法器；乘法器x_i,1、乘法器x_i,3、……、乘法器x_i,d‑1的输入端均与总输入端口Input相连接；乘法器x_i,1、乘法器x_i,3、……、乘法器x_i,d‑1的输出信号依次通过d/2‑1个加法器叠加输出至端口K_i1；乘法器x_i,d‑1、乘法器x_i,d‑3、……、乘法器x_i,1的输出信号依次通过d/2‑1个加法器叠加输出至延时为(Rd+2M)T的延时器2_i，延时器2_i输出至端口I_i0；X_i奇数单元内各加法器的输入端处均设置有延时为t的延时器；乘加复用单元包括乘法器y_i,R、乘法器y_i,R‑1、……、乘法器y_i,1、2R‑2个延时为T1的延时器(T1＝d T)、2R‑1个加法器、输入端口K_i、输入端口I_i以及输出端口F_i；输入端口K_i的输入信号经过j个延时为T1的延时器，输入端口I_i输入信号经过R‑1‑j个延时为T1的延时器，共同输出至同一个加法器，该加法器输出至乘法器y_i,R‑j，j＝0,1,2,…,R‑1；乘法器y_i,R、乘法器y_i,R‑1、……、乘法器y_i,1的输出信号依次通过R‑1个加法器叠加输出至端口F_i；H_0,M(z)模块分为M为偶数和M为奇数两种情况；M为偶数的情况下，H_0,M(z)模块包括1个H_M偶数单元、1个H_M奇数单元、输出端口H_0,M0(z²)和输出端口H_0,M1(z²)；H_M偶数单元包括乘法器h'(0)、乘法器h'(2)、……、乘法器h'(M‑2)、M‑2个延时为t的延时器和M‑2个加法器；乘法器h'(0)、乘法器h'(2)、……、乘法器h'(M‑2)的输入端连接在一起，并通过延时为Rd T的延时器与总输入端口Input相连接；乘法器h'(0)、乘法器h'(2)、……、乘法器h'(M‑2)的输出信号依次通过M/2‑1个加法器和延时器叠加输出至端口S₁；乘法器h'(M‑2)、乘法器h'(M‑4)、……、乘法器h'(0)的输出信号依次通过M/2‑1个加法器和延时器叠加输出至第一个延时为MT的延时器，第一个延时为MT的延时器输出至端口S₀；H_M奇数单元包括乘法器h'(1)、乘法器h'(3)、……、乘法器h'(M‑1)、M‑2个延时为t的延时器和M‑2个加法器；乘法器h'(1)、乘法器h'(3)、……、乘法器h'(M‑1)的输入端均与乘法器h'(0)、乘法器h'(2)、……、乘法器h'(M‑2)的输入端连接在一起；乘法器h'(1)、乘法器h'(3)、……、乘法器h'(M‑1)的输出信号依次通过M/2‑1个加法器和延时器叠加输出至端口P₀；乘法器h'(M‑1)、乘法器h'(M‑3)、……、乘法器h'(1)的输出信号依次通过M/2‑1个加法器和延时器叠加输出至第二个延时为MT的延时器；第二个延时为MT的延时器输出至端口P₁；端口P₀和端口S₀通过加法器，叠加输出至H_0,M(z)模块的输出端口H_0,M0(z²)；端口P₁和端口S₁通过加法器，叠加输出至H_0,M(z)模块的输出端口H_0,M1(z²)；M为奇数的情况下，H_0,M(z)模块包括1个H_M偶数单元、1个H_M奇数单元、输出端口H_0,M0(z²)和输出端口H_0,M1(z²)；H_M偶数单元包括乘法器h'(0)、乘法器h'(2)、……、乘法器h'(M‑1)、M‑1个延时为t的延时器和M‑1个加法器；乘法器h'(0)、乘法器h'(2)、……、乘法器h'(M‑1)的输入端连接在一起，并通过延时为Rd T的延时器与总输入端口Input相连接；乘法器h'(0)、乘法器h'(2)、……、乘法器h'(M‑1)的输出信号依次通过(M‑1)/2个加法器和延时器叠加输出至端口S₁；乘法器h'(M‑1)、乘法器h'(M‑3)、……、乘法器h'(0)的输出信号依次通过(M‑1)/2个加法器和延时器叠加输出至延时为(M‑1)T的延时器，延时为(M‑1)T的延时器输出至端口S₀；H_M奇数单元包括乘法器h'(1)、乘法器h'(3)、……、乘法器h'(M‑2)、M‑3个延时为t的延时器和M‑3个加法器；乘法器h'(1)、乘法器h'(3)、……、乘法器h'(M‑2)的输入端与乘法器h'(0)、乘法器h'(2)、……、乘法器h'(M‑1)的输入端连接；乘法器h'(1)、乘法器h'(3)、……、乘法器h'(M‑2)的输出信号依次通过(M‑3)/2个加法器和延时器叠加输出至端口P₀；乘法器h'(M‑2)、乘法器h'(M‑4)、……、乘法器h'(1)的输出信号依次通过(M‑3)/2个加法器和延时器叠加输出至延时为(M+1)T的延时器；延时为(M+1)T的延时器输出至端口P₁；端口P₀和端口S₀通过加法器，叠加输出至H_0,M(z)模块的输出端口H_0,M1(z²)；端口P₁和端口S₁通过加法器，叠加输出至H_0,M(z)模块的输出端口H_0,M0(z²)；所述的模块连接部分包括2个降2采样器、q+1个加法器和2个延时为T的延时器；将q个H_0,XiYi(z)模块中乘加复用单元的输出端口F_i的输出信号依次通过q‑1个加法器叠加输出后，分成相同的两路信号，一路通过第一个降2采样器，输出至端口H_0,H0(z²)；另一路通过延时为T的延时器和第二个降2采样器，输出至端口H_0,H1(z²)；端口H_0,H0(z²)与端口H_0,M0(z²)经过加法器叠加输出至总输出端口Output0；端口H_0,H1(z²)与端口H_0,M1(z²)经过加法器叠加输出至总输出端口Output1，端口H_0,M1(z²)与对应的加法器输入端之间连接有延时为T的延时器；M、d、R均为非负整数，d为偶数，且满足M+Rd＝N/2，N为原型滤波器阶数；T为系统单位时延。