[发明专利]一种对应细小芯片封装的RFID inlay设计方法

摘要

一种对应细小芯片封装的RFID inlay设计方法，属于RFID标签技术领域，方法科学合理，对边长0.2mm～0.36mm这个尺寸范围的小芯片仍可使用现有Bonding机(制程能力+/‑50um，3 Sigma)进行芯片与天线电极接点封装时仍保有高良率及高性能。突破了现行最小芯片必须大于0.4mm×0.36mm的限制，最小能对应到0.27×0.23mm或0.28×0.21mm的芯片，仍能找到适合的设计参数，使其Cp值仍能维持＞1.33，面积仅为现有最小芯片的41%。本发明的设计方式比既有的技术可获得较高的Cp值，有较高的制程裕度，由于芯片占RFID Label材料成本的70%，而芯片面积大小是芯片成本的主要因素，故芯片缩小可使整个RFID Label或Tag成本明显降低，可获得更强的利润空间。

主权项

1.一种对应细小芯片封装的RFID inlay设计方法，其特征在于：所述方法如下：(1)在较小尺寸的芯片上选择使用两个较大面积的长条形Bump或bonding PAD电极接点，bonding PAD的长边大于对应芯片边长的80%，w1＞0.8w2；(2)为了避免发生错位短路，芯片与天线bonding后，相对电极须对准，控制其偏差，不能与相邻电极短路，极限条件是bonding偏差后，芯片bump与天线侧的相邻电极间仍留有大于0.005mm的gap，不发生短路的限制条件为：S/2≥ d‑P/2 +0.005，所以 d≤(S+P)/2‑0.005；式中，S为芯片电极gap，即bonding PAD gap；d为芯片对天线bonding对准误差；P为天线电极gap；(3)为了降低接口电阻，达到RFID 标签≤‑16dB灵敏度水平，以ACP导电胶覆晶bonding的芯片电极与天线电极叠合面积需≥0.01mm2，最小叠合面积限制条件为：W(L/2‑d‑P/2)≥0.01，所以d≤(L‑P)/2‑0.01/W；式中，W为芯片宽度；L为芯片长度；d为芯片对天线bonding对准误差；P为天线电极gap；(4)RFID主流覆晶封装机的制程能力为对准偏差≤±0.05 mm @±3σ，需要在芯片小型化之后仍可在这样的设备上封装，方能达到原来缩小芯片降低材料成本仍能大量生产并的目的，在不良率要求 100 DPPM以下时，制程精密度Ｃp值应设为1.33，故必须符合条件：Ｃp= d/0.05≥1.33且Cp值愈大愈佳，代表良率愈高，而制程偏差d的容许裕度愈大，所以d 值应同时满足d≤(S+P)/2‑0.005、d≤(L‑P)/2‑0.01/W两式的最小值，得到Cp=Min[(S+P)/2‑0.005、(L‑P)/2‑0.01/W]/0.05；(5)比较Cp≤(S+P)/2‑0.005与Cp≤(L‑P)/2‑0.01/W ，因都是线性限制式，所以当(S+P)/2‑0.005 =(L‑P)/2‑0.01/W可得最大的Cp；两个芯片bonding PAD的gap放大，而天线电极的gap则反向缩小，使其尺寸比是0.5＜天线电极gap/芯片电极gap ＜1.2；(6)使用干式蚀刻技术切割天线电极gap，使天线电极gap其P值尺寸介于0.048 mm～0.1 mm。