[发明专利]一种围栅器件及其制造方法有效
申请号: | 201910549560.5 | 申请日: | 2019-06-24 |
公开(公告)号: | CN110233108B | 公开(公告)日: | 2022-07-22 |
发明(设计)人: | 叶甜春;殷华湘;张青竹;姚佳欣 | 申请(专利权)人: | 中国科学院微电子研究所 |
主分类号: | H01L21/336 | 分类号: | H01L21/336;H01L29/78 |
代理公司: | 北京集佳知识产权代理有限公司 11227 | 代理人: | 党丽 |
地址: | 100029 北京市朝阳*** | 国省代码: | 北京;11 |
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摘要: | 本发明提供一种围栅器件及其制造方法,在半导体衬底上形成第一外延层与第二外延层交替层叠的堆叠层时,其最底层的第一外延层具有第一掺杂,利用该第一外延层可以使得形成的鳍的衬底的上部中也具有第一掺杂,而鳍中的第一外延层将会被去除,形成包围第二外延层的栅极,鳍中衬底会存在寄生沟道,而该寄生沟道中具有与器件源漏掺杂的类型相反掺杂,从而,抑制寄生沟道的形成,提高器件的性能。 | ||
搜索关键词: | 一种 器件 及其 制造 方法 | ||
【主权项】:
1.一种围栅器件的制造方法,其特征在于,包括:提供半导体衬底;在所述半导体衬底上形成的第一外延层与第二外延层交替层叠的堆叠层,所述堆叠层中最底层的第一外延层具有第一掺杂,所述第二外延层为沟道材料;在所述堆叠层以及部分厚度的衬底中形成鳍,且所述鳍中衬底的上部具有扩散掺杂区,所述扩散掺杂区利用所述第一掺杂进行扩散而获得,所述鳍的中部为沟道区;将所述沟道区中的第一外延层去除,并形成包围所述沟道区中第二外延层的栅极。
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H01 基本电气元件
H01L 半导体器件;其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置;专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理;集成电路器件或其特殊部件的制造
H01L 半导体器件;其他类目中不包括的电固体器件
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H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
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