[发明专利]一种实现任意深度低传输延时的异步FIFO的方法及装置

摘要

本发明提供了一种实现任意深度低传输延时的异步FIFO的方法及装置，应用本发明，将本时钟域内的读写地址的增量进行编码，编码信息具备bit间无关的特性，之后经过进行跨时钟域处理，在对方时钟域内再进行解码，得到地址增量信息。本发明设计了异步FIFO的读写地址跨时钟域同步方式为传递地址增量，不再需要传递完整的地址信息；本发明设计了地址增量编解码方式，使得亚稳态出现的状态不稳定问题对系统功能无害化，简化了跨时钟处理逻辑复杂度，降低了异步FIFO传输延时；本发明的FIFO的深度可以是任意值；本发明地址跨异步可以在2～3拍内完成，使得异步FIFO的传输处理延时可以缩短为3～4拍。

主权项

1.一种实现任意深度低传输延时的异步FIFO的装置，其特征在于：包括双口RAM，其左侧的接口工作在写侧工作时钟域下，其右侧的接口工作于读侧工作时钟域下，左侧接口连接full_gen模块、wr_addr模块、wr_addr_incr模块、rd_addr_cp模块和wr_div_flag模块，所述full_gen模块、wr_addr模块、wr_addr_incr模块、rd_addr_cp模块和wr_div_flag模块均工作于写侧工作时钟域下，右侧接口连接Empty_gen模块、rd_addr模块、rd_addr_incr模块、wr_addr_cp模块，所述Empty_gen模块、rd_addr模块、rd_addr_incr模块、wr_addr_cp模块均工作于读侧工作时钟域下；所述wr_addr模块用于实现对fifo写地址的控制，每当产生wr一次有效写指示并且full信号为0时，wr_addr加1.wr_addr的输出可作为RAM的写地址，其中，full为fifo满指示，din为写入fifo中的数据，wr为din的写有效指示信号；所述wr_div_flag模块为一个周期计时模块，根据wr_div给出的分频指示，以固定间隔输出分频指示信号给wr_addr_incr模块时钟，其中wr_div为fifo写侧分频器输出的分频系数控制信号；所述wr_addr_incr模块用于记录wr_addr的增长量，记录相邻两次wr_div_flag输出的分频指示期间，wr_addr增长的数量，并将增长的编码为wr_incr_flag指示信号；所述rd_addr_cp模块用于在wr_clk时钟域内维护读侧地址值的镜像，根据rd_incr_flag指示信号，转换为wr_clk时钟域下rd_addr_cp每个工作时钟周期需要增长的量，并进行累加；所述full_gen模块在wr_clk时钟域内，通过比较wr_addr和rd_addr_cp的变化关系，给出fifo的full指示信号；所述rd_addr模块用于实现对fifo读地址的控制，每当产生rd一次有效读指示并且empty信号为0时，rd_addr加1.rd_addr的输出可作为RAM的读地址，其中，empty为fifo的空指示，dout为读出的数据，rd为fifo的读有效指示信号；所述rd_div_flag模块为一个周期计时模块，根据rd_div给出的分频指示，以固定间隔输出分频指示信号给rd_addr_incr模块时钟，其中，rd_div为读侧分频器的分频系数控制信号；所述rd_addr_incr模块用于记录rd_addr的增长量，记录相邻两次rd_div_flag输出的分频指示期间，rd_addr增长的数量，并将增长的编码为rd_incr_flag指示信号；所述wr_addr_cp模块用于在rd_clk时钟域内维护读侧地址值的镜像，根据wr_incr_flag指示信号，转换为rd_clk时钟域下wr_addr_cp每个工作时钟周期需要增长的量，并进行累加；所述empty_gen模块在rd_clk时钟域内，通过比较rd_addr和wr_addr_cp的变化关系，给出fifo的empty指示信号。