[发明专利]一种基于模拟延时链的二值化神经网络累加器电路有效
| 申请号： | 201910584269.1 | 申请日： | 2019-07-01 |
| 公开（公告）号： | CN110428048B | 公开（公告）日： | 2021-11-09 |
| 发明（设计）人： | 单伟伟;商新超 | 申请（专利权）人： | 东南大学 |
| 主分类号： | G06N3/063 | 分类号： | G06N3/063;G06N3/04;G06N3/08 |
| 代理公司： | 南京经纬专利商标代理有限公司 32200 | 代理人： | 熊玉玮 |
| 地址： | 210096 *** | 国省代码： | 江苏;32 |
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| 摘要： | 本发明公开了一种基于模拟延时链的二值化神经网络累加器电路，属于基本电子电路的技术领域，包括具有2条延时链的延时链模块和脉冲产生电路，模拟延时链由多个串接的模拟延时单元构成，模拟延时单元采用6个MOS管，通过延时的大小来判断“0”和“1”。本发明利用模拟计算的方法取代传统数字电路设计中的累加计算，同时，该累加器结构可以在宽电压下稳定的工作，电路实现简单，有效降低了二值化神经网络累加计算的功耗，能大幅提升神经网络电路的能量效率。 | ||
| 搜索关键词： | 一种 基于 模拟 延时 二值化 神经网络 累加器 电路 | ||
【主权项】：
1.模拟延时单元，其特征在于，采用数字输入信号控制时钟输入信号的延迟，具体包括：PMOS管（M1）、第一NMOS管（M2）、第二NMOS管（M3）、第三NMOS管（M4）、反相器（U1），PMOS管（M1）的栅极与第一NMOS管（M2）的栅极并接后接时钟输入信号，PMOS管（M1）的漏极与第一NMOS管（M2）的漏极并接后与反相器（U1）的输入端连接，第二NMOS管（M3）的栅极接数字输入信号，第二NMOS管（M3）的漏极与第三NMOS管（M4）的漏极并接后与第一NMOS管（M2）的源极连接，PMOS管（M1）的源极和第三NMOS管（M4）的栅极均接电源，第二NMOS管（M3）的源极与第三NMOS管（M4）的源极共同接地。
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