[发明专利]一种CPU单Data线与双DDR内存连接结构及控制Data线的分支线等长的方法在审
| 申请号： | 201910664675.9 | 申请日： | 2019-07-23 |
| 公开（公告）号： | CN110377557A | 公开（公告）日： | 2019-10-25 |
| 发明（设计）人： | 尹秋峰;韩小江;张坤 | 申请（专利权）人： | 晶晨半导体（深圳）有限公司 |
| 主分类号： | G06F15/78 | 分类号： | G06F15/78;H05K1/02 |
| 代理公司： | 深圳市智胜联合知识产权代理有限公司 44368 | 代理人： | 李永华 |
| 地址： | 518054 广东省深圳市前海深港合作区前*** | 国省代码： | 广东;44 |
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| 摘要： | 本发明提出一种CPU单Data线与双DDR内存连接结构，所述CPU单Data线与双DDR内存连接结构包括：第一内存模块、第二内存模块、中央处理器模块和Data线；所述Data线一端与所述中央处理器模块电连接，所述Data线的另一端设有与所述Data线电连接的第一分支线和第二分支线，所述第一分支线远离所述Data线的一端与所述第一内存模块电连接，所述第二分支线远离所述Data线的一端与所述第二内存模块电连接；本发明提出的CPU单Data线与双DDR内存连接结构的第二分支线与第一分支线的长度相等或者长度差在1mm内，从而使信号初始延迟大大降低以此来提高DDR内存的频率。 | ||
| 搜索关键词： | 分支线 连接结构 内存模块 电连接 中央处理器模块 长度相等 长度差 等长 线电 延迟 | ||
【主权项】：
1.一种CPU单Data线与双DDR内存连接结构，其特征在于，所述CPU单Data线与双DDR内存连接结构包括：第一内存模块、第二内存模块、中央处理器模块和Data线；所述Data线一端与所述中央处理器模块电连接，所述Data线的另一端设有与所述Data线电连接的第一分支线和第二分支线，所述第一分支线远离所述Data线的一端与所述第一内存模块电连接，所述第二分支线远离所述Data线的一端与所述第二内存模块电连接；所述第一分支线和所述第二分支线的长度相等或者长度差在1mm以内。
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