[发明专利]一种基于概率计算集中序列的有符号数的加/减法器

摘要

一种基于概率计算集中序列的有符号数的加/减法器,属于集成电路领域，具体涉及一种集中序列的加/减法器。如何提供一种面向基于集中序列的有符号数的加/减法器的问题。主要用于对两个n+1位二进制有符号数进行加法或减法运算，其中，一个n+1位二进制有符号数由一位符号位SA和n位二进制数A所对应的数字位构成；另一个n+1位二进制有符号数由一位符号位SB和n位二进制数B所对应的数字位构成；符号确定模块根据接收的符号位SA和SB，获得运算方式，并根据确定的运算方式对两个n+1位二进制有符号数进行加法或减法运算。本发明主要适用于神经网络计算等既包含大量乘法运算也包含大量累加运算的场合。

主权项

1.一种基于概率计算集中序列的有符号数加/减法器，用于对两个n+1位二进制有符号数进行加法或减法运算，其中，一个n+1位二进制有符号数由一位符号位S_A和n位二进制数A所对应的数字位构成；另一个n+1位二进制有符号数由一位符号位S_B和n位二进制数B所对应的数字位构成；0≤A＜2ⁿ，0≤B＜2ⁿ；其特征在于，有符号数加/减法器包括缩放及数据选择模块(1)、符号确定模块(2)、序列生成模块(3)、求和及缩放模块(4)和符号生成模块(5)，且求和及缩放模块(4)的运算位数为n+1位；符号确定模块(2)，用于根据接收的两个n+1位二进制有符号数的符号位S_A和S_B，获得运算控制结果，且该运算控制结果用于对缩放及数据选择模块(1)、序列生成模块(3)和求和及缩放模块(4)进行控制；当符号确定模块(2)输出的运算控制结果的取值为1或0，当取值为1时表示求差运算，当取值为0时表示求和运算；符号生成模块(5)，用于根据符号位S_A、S_B以及串行输出的序列D^A、D^B，获得两个n位二进制数A、B运算后的符号位S_C，该符号位S_C作为有符号数加/减法器符号位的输出结果；所述序列D^A和D^B均呈集中分布，且序列D^A和D^B序列长度均为N，N＝2ⁿ；(一)当符号确定模块(2)输出的运算控制结果为1时，缩放及数据选择模块(1)将接收的两个n位二进制数A和B输出至序列生成模块(3)，序列生成模块(3)将两个n位二进制数A和B分别转换为串行输出的序列D^A和D^B，序列D^A和D^B通过求和及缩放模块(4)进行求差运算，并将求差运算的结果n+1位二进制数C作为有符号数加/减法器的数字位的输出结果；(二)当符号确定模块(2)输出的运算控制结果为0时，缩放及数据选择模块(1)对接收的两个n位二进制数A和B进行移位，从而使两个n位二进制数A和B均缩小一半，并将缩小一半后的两个n位二进制A’和B’输出至序列生成模块(3)，序列生成模块(3)将两个n位二进制数A’和B’分别转换为串行输出的序列D^A和D^B，并将序列D^A和D^B输出至求和及缩放模块(4)，求和及缩放模块(4)先对序列D^A和D^B进行求和运算，再将求和运算的结果n+1位二进制数C’进行移位，使二进制数C’放大一倍，变为n+1位二进制数C，n+1位二进制数C作为有符号数加/减法器的数字位的输出结果。