[发明专利]具有阶梯深槽屏蔽栅MOS结构和制作方法在审
| 申请号： | 201910765345.9 | 申请日： | 2019-08-19 |
| 公开（公告）号： | CN110400846A | 公开（公告）日： | 2019-11-01 |
| 发明（设计）人： | 钱振华;张艳旺 | 申请（专利权）人： | 无锡橙芯微电子科技有限公司 |
| 主分类号： | H01L29/78 | 分类号： | H01L29/78;H01L29/423;H01L21/336 |
| 代理公司： | 无锡市大为专利商标事务所(普通合伙) 32104 | 代理人： | 曹祖良 |
| 地址： | 214063 江苏省无锡*** | 国省代码： | 江苏;32 |
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| 摘要： | 本发明涉及一种MOS结构及其制造方法，具体是一种具有阶梯深槽屏蔽栅MOS结构和制作方法，属于半导体器件的制造技术领域。在所述N型外延层中形成沟槽，所述沟槽从第一主面向第二主面延伸；所述沟槽的下部内壁为阶梯形，形成阶梯形的屏蔽栅区，所述阶梯形的屏蔽栅区包括屏蔽栅和位于所述屏蔽栅两侧的第一氧化层；所述沟槽的上部形成栅极区，所述栅极区和屏蔽栅区之间通过氧化层隔开，所述栅极区包括栅极导电多晶硅和位于所述栅极导电多晶硅两侧的第二氧化层；所述具有阶梯深槽屏蔽栅MOS结构的屏蔽栅周围采用阶梯形氧化层，所述阶梯形氧化层的周围采用阶梯形沟槽，能够优化电场分布并提高器件耐压。 | ||
| 搜索关键词： | 屏蔽栅 氧化层 栅极区 深槽 栅极导电多晶硅 半导体器件 阶梯形沟槽 电场分布 下部内壁 隔开 耐压 主面 制作 制造 延伸 优化 | ||
【主权项】：
1.一种具有阶梯深槽屏蔽栅MOS结构，其特征在于，所述具有阶梯深槽屏蔽栅MOS结构包括：半导体基板，所述半导体基板包括N型重掺杂衬底（1）以及位于所述N型重掺杂衬底（1）上的N型外延层（2），所述N型外延层（2）的上表面为所述半导体基板的第一主面，N型重掺杂衬底（1）的下表面为所述半导体基板的第二主面；在所述N型外延层（2）中形成沟槽（3），所述沟槽（3）从第一主面向第二主面延伸；所述沟槽（3）的下部内壁为阶梯形，形成阶梯形的屏蔽栅区（4），所述阶梯形的屏蔽栅区（4）包括屏蔽栅（410）和位于所述屏蔽栅（410）两侧的第一氧化层（420）；所述沟槽（3）的上部形成栅极区（5），所述栅极区（5）和屏蔽栅区（4）之间通过氧化层隔开，所述栅极区（5）包括栅极导电多晶硅（510）和位于所述栅极导电多晶硅（510）两侧的第二氧化层（520）；所述沟槽（3）两侧的N型外延层（2）中设有P型体区（6），所述P型体区（6）上设有N型源极区（7），所述沟槽（3）和N型源极区（7）上设有绝缘介质层（8），所述绝缘介质层（8）两侧设有源极接触孔（9），所述源极接触孔（9）内填充有金属，所述绝缘介质层（8）上设有源极金属层（10），所述源极金属层（10）将两个源极接触孔（9）中的金属连接。
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